现代计算机组成原理系统

1 现代计算机组成原理实验设备 1、型号 GW48-CP+ (基本配置参考“EDA实验开发系统”的GW48-PK3主系统) 配置与功能说明： 该实验系统（功能结构参考了美国Stanford大学计算机系同类实验系统）代表了全新的计算机组成原理实验理念，为实验者提供了现代计算机组成原理的学习平台，彻底克服了传统组成原理实验项目与实际CPU设计技术完全脱钩，学用脱节，甚至误导的缺陷。让学生有机会接触到最新的计算机组成与设计方面的知识，使学习与工程实际相结合，同时也与国际上大多数高校的计算机组成原理课实验接轨。 目前在国内仍普遍流行的计算机组成原理的实验模式，在10年前的大多数美国大学和欧洲的大学中就已淘汰！如斯坦福大学计算机系完全使用EDA技术完成所有相关实验。目前国内许多重点大学都已采用单片大规模FPGA来实现计算机组成原理的实验，如清华大学、复旦大学软件学院、武汉大学、哈工大等。

软硬件配置、功能与特点： 1）配套教材：科学出版社的《现代计算机组成原理》，已被评为普通高等教育“十一五”国家级规划教材。 2）含Cyclone FPGA，32万门（按Xilinx Spartum3 FPGA计算方式），端口资源全开放；含用于系统时钟的可配置方式倍频/分频锁相环，可用于对外部时钟进行各种形式的分频和倍频，使用方便；嵌入式系统块M4K、POF文件实时解压等；基于该硬件平台，并结合QuartusII软件平台，能使用嵌入式逻辑分析仪SignalTapII、在系统嵌入式RAM/ROM读写编辑（In-System Memory Content Editor）、嵌入式锁相环PLL等，这些工具和功能模块对计算机组成原理模块的单片实现、CPU硬件设计、软件调试和计算机系统开发实验十分有用； 此大规模单片FPGA内可实现计算机组成原理中的所有实验与设计项目，如：8位普通复杂指令CPU设计、16位精简指令CPU设计、计算机体系结构实验与设计、单片机IP核实现、32位Nios或NiosII嵌入式系统设计。 3）在QuartusII和SOPC Builder的支持下，该系统可设计和运行32位Nios和NiosII两类软核嵌入式系统； 4）经典全功能8051/89C51单片机IP核；VQM原码文件，可编译，含驱动液晶屏实例。 5）含USB-Blaster JTAG编程下载器；含用于FPGA掉电保护配置器件EPCS1/4，Flash结构，10万次重复编程次数，且可兼作软核嵌入式系统数据存储器（须加入串行总线），ByteblastII专用配置编程器在系统（isp）编程； 6）USB2.0接口。可实现PC机与FPGA直接通信，或与FPGA中的Nios嵌入系统通信； 7）FPGA/CPLD与单片机联合开发功能块，使单片机与FPGA联合实验开发成为可能，特别适合于复杂电子设计，及创新型项目开发和电子设计竞赛培训，同时实验系统含对单片机的isp编程下载开发模块； 8）编程调试模块中集成了ByteblasterMV和ByteblasterII两类编程下载器，前者可对FPGA/CPLD及isp单片机编程下载及Nios软件调试，后者对QuartusII兼容良好。NiosII软件调试，或SOF文件下载； 9）PS2键盘、PS/2鼠标两个接口、VGA接口、含过载保护的开关电源； 10）+/-12、5、3.3、2.5V、1.8/1.5V混合电压源； 11）0.5Hz-50MHz多输出口的标准时钟源； 12）FPGA/CPLD万能接插口（可接插来自不同FPGA器件公司的不同封装、不同工作电压、不同逻辑规模、引脚数、不同规格的FPGA/CPLD器件适宜配板，十分有利于二次开发和宽范围科研开发； 2

13）含Multi-task Reconfiguration电路结构。 14） 8数码管和32键控制； 良好电磁兼容性的SX8200-J高速高密主板；

本实验系统可完成如下5大实验功能类： 一、经典EDA类 如：移位相加硬件乘法器设计、采用流水线技术设计高速数字相关器、线性反馈移位寄存器设计、乐曲硬件演奏电路设计、乒乓球游戏电路设计、循环冗余校验(CRC)模块设计、VGA彩条信号显示控制器设计、VGA图像显示控制器设计、直接数字式频率合成器(DDS)设计实验(电子设计竞赛赛题)、嵌入式锁相环PLL应用实验、使用嵌入式锁相环的DDS设计实验（200MHz超高速 DAC的PLL测试）、基于DDS的数字移相信号发生器设计(电子设计竞赛赛题)等、 …

二、基于EDA的传统计算机组成原理类

如：运算器组成实验，算术逻辑运算实验、带进位算术运算实验、移位运算器实验、FPGA中LPM_ROM配置与读出实验、LPM_RAM_DP双端口RAM实验、FIFO读/写实验、FPGA与外部RAM接口实验、FPGA与外部EEPROM接口实验、微控制器实验时序电路实验、程序计数器PC与地址寄存器AR实验、微控制器组成实验、总线控制实验、基本模型机设计与实现、带移位运算的模型机设计与实现、复杂模型机的设计与实现、较复杂CPU设计示例等、…

三、基于EDA的现代计算机组成原理类

如：8052/89C52单片机FPGA实现、16位RSIC CPU设计、计算机体系结构实验、单片机与FPGA联合实验等。

四、NiosII 32位软核嵌入式系统类 如：秒表程序设计、Nios Avalon Slave总线外设（PWM模块）设计、Nios Avalon Slave总线外设（数码管动态扫描显示模块）设计、基于Nios/NiosII的简单计算器程序设计、基于Nios的VGA显示终端设计、为Nios设计乘法累加器指令、DMA应用和俄罗斯方块游戏及VGA显示PS/2控制设计、基于SOPC的液晶控制设计等等。 本系统须使用QuartusII、SOPC Builder等工具。由于Nios核含用户自定义指令功能，能用VHDL将FPGA中的硬件资源设计成各种特定算法加速模块，并编辑配置成Nios的指令。换言之，用户可以利用SOPC平台自行设计各种高速的特定功能的协处理器、CPU，而不必拘泥与选择市场现有的单片机、ARM嵌入式系统处理器，从而使计算机系统的设计、应用和电子系统设计进入了一个全新的模式：即首先自行设计和定制CPU等主要硬件模块，同时SOPC Builder将为用户自己设计的计算机（CPU）系统量身定制软件开发环境和C/C++编译器。于是，当将此下载进FPGA中后，就实现了32位嵌入式硬件环境，此后，用户就可以利用配套定制的开发环境开发应用软件了。如在用本系统上利用32位Nios软核处理器及调用DMA、显示缓存和VGA的协处理VHDL模块完成可以俄罗斯方块VGA显示游戏机的设计实验等。

注意，有的计算机组成实验板虽然也称含有FPGA/CPLD，但仅能作为辅助元件，并不能将整个CPU，包括RAM/ROM，乃至将以IP软核形式构成32位处理器结构的嵌入式系统等装进单一FPGA中，故仍属传统实验设备。

2、型号 GW48-CP++； 配置与功能在GW48-CP+系统的基础上增加ARM（ARM属于硬核嵌入式系统）实验开发系统，能实现硬核嵌入式系统和软核嵌入式系统（NiosII核）两类32位嵌入计算机系统联合实验的目的。 3

传统/现代计算机组成原理实验系统性能特点比较 结构与功能特点 传统计算机组成原理实验系统 现代计算机组成原理实验系统 实 验 特 点 本身仅为验证性模型，与实际的计算机设计无关，故无法完成自主创新型实验或实用系统设计实验真实反映现代计算机设计工程实现原理、测试方法和设计技术，故十分容易完成自主创新型实验或实用系统设计实验

结构特点 由规模不等的离散集成电路块（部分孤立的CPLD或FPGA）等器件构成CPU模型 整个CPU，乃至RAM、ROM和通信接口可在单片FPGA中实现

实验CPU总线控制方式 采用三态门控制，仅适用于74系列小规模集成电路构成方式 采用总线多路开关，适于VLSI和FPGA等实际的大规模集成电路工程 CPU指令与微指令存储与形成方式 通过外部ROM或EEPROM构成，指令的数量和微指令的宽度受到限制，难以扩展，CPU模型结构被限制。既可以采用传统的ROM或EEPROM存储，又可以采用FPGA中的EAB嵌入式方式，构成单片系统，更符合现代CPU设计理念。

CPU指令和微指令的实现方式

手工设计、画微指令流程图；手工（烧写或键入）输入方式实现。设计效率低、可靠性低，查错、排错、调试困难，耗时费力。 利用计算机输入，形成专用文件格式，由EDA工具自动配置

进FPGA中设定的RAM、ROM中，便捷、高效、实用，规范，

可用硬件资源 采用中小规模集成电路，硬件资源非常有限，且结构固定，不便于系统扩展、设计思路受限制，学生有创意的设想无从得到验证 采用FPGA超大规模集成电路，可利用资源丰富，灵活，设计者可根据需要反复调整和改变电路结构，创新设想易得到验证和实现，容易激发学生的自主创新型思维。 观察计算机内部指令执行情况，及软硬件排错方法 通过有限的发光二极管和数码管设置观察点，难以观察指令执行的细节情况，如竞争、毛刺等。硬件电路和软件排错都十分困难 除了能在PC上对整个软硬件系统进行时序仿真外，还可通过JTAG口使用嵌入式逻辑分析仪对CPU内部任意点，跟踪指令与测试。

实验设计、连线方式 及可靠性

元件间通过硬件连线，手工完成，费时费力，效率低、可靠性差。外部连线过多、导线与器件反复插拔，导致导线内部折断损伤。 各功能部件间无外部连线，几乎所有接线都在FPGA片内通

过计算机连接实现，布线布局由计算机完成，并自动检测排错，现场配置，可靠性高，无寿命限制。

设计可移植性和可保存性

由于需当场连线，故功能模型无可移植性和保存性，且必须有实验系统才能做实验，所以绝难保证每一同学给出自己特色的设计 可保存，可移植，可在自己的PC上设计和软硬件仿真。最

后到实验室在实验系统上作硬件测试即可，每一同学的设计都有自己特点 各功能模块可改进性 基本不能 各模块功能都可改变,如ALU,移位器,RAM/ROM的容量位宽等工作速度 由于采用分离器件，工作速度低，不能体现真实CPU采用高速、低压、低功耗FPGA，高速度 Æ 真实CPU 嵌入式模块的利用 不能利用 NiosII、8051核、DMA、SDRAM控制模块，UART、VGA等等 可扩展性 不能 可扩展成计算机构成中不同CPU结构，总线宽，及实用接口等

多功能性 只能对计算机组成原理作传统方式的验证性实验，功能单一、模式陈旧，国外许多学计算机系已完全不用此类实验方式， 可实现现代计算机组成原理实验、EDA实验、硬件描述语言VHDL、Verilog教学实验、电子设计竞赛开发、实用CPU或单片机设计或验证等等 RSIC CPU设计实验 完全不能 容易实现且具有实用价值 计算机体系结构实验 不能作 十分容易完成 32位嵌入式系统设计 软硬件设计都无可能 完全能容易地实现且具有广泛的实用价值和现代计算机研究价值