实验五 时序电路测试(异步计数器)

实验五计数器的设计姓名：zht学号：班级：15自动化日期：2016/11/11目录一、实验内容 (3)二、设计过程、逻辑图及仿真 (4)①设计过程 (4)②逻辑图及仿真 (5)三、实验数据及总结 (8)①实验数据 (8)②总结 (10)一、实验内容1.用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP 和各输出的波形。

2.用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP 和各输出的波形。

3.用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换为从01依次计数到12，再回到01开始新一轮计数。

实验仪器：1.实验箱，示波器。

2.器件：74LS73，74LS00，74LS08，74LS20二、设计过程、逻辑图及仿真①设计过程：1.异步计数器是将CLK应用于第一个JK触发器的时钟输入上，然后将输出Q接入后一个JK触发器的时钟输入，后面的连接方式都是由前一个JK触发器的输出Q作为后一个JK触发器的时钟输入。

异步计数器的原理是由于实验箱上的JK触发器是下降沿触发，第一个JK触发器的输出Q1每一个时钟周期变化一次，即经过两个时钟周期后Q1经过了一个周期。

同理，由于第一个JK触发器的输出Q1是第二个的时钟输入，所以经过两个Q1周期后第二个JK触发器的输出Q2经过了一个周期，即每四个时钟周期的时间Q2经过一个周期。

以此类推，则第三个JK触发器的输出Q3的周期是时钟周期的八倍，第四个JK 触发器的输出Q4是时钟周期的十六倍，因而Q4、Q3、Q2、Q1组成了一个16进制计数器。

该计数器的缺点是由于传输延迟会在其中积累，会限制计数器按时钟运行的速度。

2.同步计数器将CLK应用于每个JK触发器的时钟输入上。

第一个JK 触发器的输出Q连接到第二个JK触发器的J和K。

此后前一个JK触发器的输出和后一个JK触发器的输出经过与门后共同作为再后一个JK触发器的J和K输入。

如此一来，第二个JK触发器的J、K输入由第一个JK触发器的输出Q1控制，时钟每变化两个周期Q1会变化一个周期，而只有当Q1为0时第二个触发器在经过时钟下降沿时才会使输出Q2的状态发生改变，即Q2的周期为Q1的两倍，时钟周期的四倍。

解： (1)写方程
Q1
异步计数 器
Q2
Q3
时钟方程：
CP1 CP3 CP
CP2 Q1
CP
驱动方程：
J
Q
F1
K
QRdBiblioteka JQF2K
Q
Rd
J Sd Q
F3
K
Q
Rd
J1 Q3n
J2 1
J3 Q1nQ2n
K1 1
K2 1 K3 1
状态方程：
Qn1 1
J1Q1n
K1Q1n
Q3nQ1n
CP
Q2n1 Q2n Q3n1 Q3nQ2nQ1n
Q1
CP
（2）列出状态转换表： 状态方程：
Qn1 1
Q3nQ1n
Q2n1 Q2n Q3n1 Q3nQ2nQ1n
（3）画状态图
CP Q1 CP
111
101
000
001
010
100
011 110
CP Q3nQ2nQ1n Q3n1Q2n1Q1n1 0 000 0 0 1
1 0 0 1 0 1 0 Q1 2 010 0 1 1 3 0 1 1 1 0 0 Q1 4 100 0 0 0
1 0 1 0 1 0 Q1 110 0 1 0 1 1 1 0 0 0 Q1
结论：由分析可知，该电 路为一能够自启动的异步 五进制加法计数器。
（5）画时序图：
CP 1 2 3 4 5 6 7
Q1 0 1
01
0
01
0
Q2 0
0
11
0
00
1
Q3 0 0
00
1
00
0

第1篇一、实验目的1. 理解时序电路的基本概念和组成，掌握时序电路的设计方法和分析方法。

2. 掌握计数器、寄存器、移位寄存器等时序电路的应用。

3. 熟悉FPGA开发环境，能够使用Quartus II设计工具进行时序电路的设计和仿真。

二、实验原理时序电路是数字电路中的一种重要电路，它能够根据输入信号的变化，产生一系列有序的输出信号。

时序电路主要由触发器、逻辑门和时钟信号组成。

1. 触发器：触发器是时序电路的基本单元，具有存储一个二进制信息的功能。

常见的触发器有D触发器、JK触发器、T触发器等。

2. 逻辑门：逻辑门用于实现基本的逻辑运算，如与、或、非、异或等。

3. 时钟信号：时钟信号是时序电路的同步信号，用于控制触发器的翻转。

三、实验内容1. 计数器设计（1）设计一个3位同步二进制加计数器。

（2）设计一个3位同步二进制减计数器。

2. 寄存器设计使用74LS74触发器设计一个双向移位寄存器。

3. 移位寄存器设计使用74LS74触发器设计一个单向移位寄存器。

4. 环形计数器设计使用74LS74触发器设计一个环形计数器。

5. 可控分频器设计使用Verilog HDL语言设计一个可控分频器，实现时钟信号的分频功能。

四、实验步骤1. 使用Quartus II设计工具创建工程，并添加所需的设计文件。

2. 根据实验原理，编写时序电路的Verilog HDL代码。

3. 编译代码，并生成测试平台。

4. 在测试平台上进行仿真，验证时序电路的功能。

5. 将设计下载到FPGA，进行硬件实验。

6. 记录实验结果，分析实验现象。

五、实验结果与分析1. 计数器实验结果（1）3位同步二进制加计数器：按照时钟信号的变化，计数器能够从000计数到111。

（2）3位同步二进制减计数器：按照时钟信号的变化，计数器能够从111减到000。

2. 寄存器实验结果使用74LS74触发器设计的双向移位寄存器，能够实现数据的左移和右移功能。

3. 移位寄存器实验结果使用74LS74触发器设计的单向移位寄存器，能够实现数据的左移功能。

EDA实验5 计数器设计一、实验目的计数器是实验中最为经常使用的时序电路模块之一，本实验的要紧目的是把握利用HDL描述计数器类型模块的大体方式。

二、实验仪器1.EDA开发软件一套2.微机一台3.实验开发系统一台三、实验说明计数器是数字电路系统中最大体的功能模块之一，设计时能够采纳原理图或HD语言完成。

下载验证时的计数时钟可选用持续或单脉冲，并用数码管显示计数值。

四、实验要求1．设计一个带有计数许诺输入端、复位输入端和进位输出端的十进制计数器。

2．编制仿真测试文件，并进行功能仿真。

3．下载并验证计数器功能。

4．为上述设计成立元件符号。

五、实验进程LIBRARY IEEE;USE counter ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );END counter;ARCHITECTURE behave OF counter ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF RST ='1' THEN CQI := (OTHERS => '0');ELSIF CLK'EVENT AND CLK = '1' THENIF EN = '1' THENIF CQI < "1001" THEN CQI := CQI + 1;ELSE CQI :=(OTHERS => '0' );END IF;END IF;END IF;IF CQI = "1001" THEN COUT <= '1' ;ELSE COUT <= '0' ;END IF;CQ <= CQI; END PROCESS;END behave;2．实验结果。