第5卷 第6期信息与电子工程Vo1．5，No．6 2007年12月INFORMATION AND ELECTRONIC ENGINEERING Dec．，2007文章编号：1672-2892(2007)06-0418-06基于CPCI总线的通用雷达回波信号模拟器张 辉，刘 峥(西安电子科技大学雷达信号处理国家重点实验室，陕西西安 710071)摘要：为了在实验室环境下对雷达信号处理系统进行调试和工作效能测试，设计了一种基于紧凑型外部设备互联总线(CPCI)和现场可编程门阵列技术的通用雷达回波信号模拟器，利用MATLAB的强大仿真功能，模拟产生各种体制雷达的回波信号数据，通过CPCI总线把它们写入该信号模拟器的同步动态随机存储器中，雷达信号处理模块再从该模拟器中反复读出数据进行处理，从而调试和检测雷达信号处理模块在各种杂波及无源干扰条件下对目标的处理。
结果证明，该模拟器具有良好的通用性和精确度，并且运行可靠。
关键词：紧凑型外部设备互联总线；雷达回波信号模拟器；现场可编程门阵列；同步动态随机存储器；WDM驱动程序中图分类号：TN957.51 文献标识码：AA Universal Radar Echo Simulator Based on CPCI BusZHANG Hui，LIU Zheng(National Key Lab. of Radar Signal Processing，Xidian University，Xi’an Shaanxi 710071，China)Abstract：A universal radar echo simulator based on compact peripheral component interconnect (CPCI) bus and FPGA technology is introduced. The simulator is used to debug and test the performance of thesystem of radar signal processing in laboratory. In the design，the strong simulation function of MATLABis performed to simulate all kinds of radar echo，and then these radar echo data are translated to theSDRAM in the signal simulator. From this time on, the radar signal processor fetches the signal data fromthe simulator time after time to process them，thus to debug and test the performance of target detectionunder all kinds of radar clutter and passive jamming for the radar signal processor. The results show thatthe simulator has good universality and accuracy，and can be operated reliably.Key words：CPCI；universal radar echo signal simulator；FPGA；SDRAM controller；WDM driver1 引言随着标准化和通用化产品设计理念的发展，近年来基于标准CPCI总线的通用雷达信号处理系统越来越受到人们的推崇，然而要对其作战效能进行调试和测试，就必须具备逼真的配试目标，需要有与各种实际战场环境接近的工作环境，并且外场试验的组织协调难度很大，需要消耗大量的财力和物力，因此需要在实验室环境下采用基于标准CPCI总线的雷达回波信号模拟器。
为了增强模拟器的灵活性和普遍性，利用MATLAB的强大仿真功能，通过参数的改变，模拟各种可能出现的情况，例如设定不同的气象条件，改变目标的个数或参数，调整噪声功率等。
结合FPGA技术，选用SDRAM作为MATLAB仿真的雷达回波信号存储体，设计并实现了一种基于CPCI总线的雷达回波信号模拟器。
2 模拟器的设计思想为了满足不同雷达回波信号的模拟要求，该模拟器采用CPCI总线+FPGA+SDRAM结构，同时结合MATLAB 仿真技术，以CPCI总线的工控机为基础，将MATLAB模拟产生的回波数据经CPCI总线传输至SDRAM中。
然收稿日期：2007-06-06；修回日期：2007-07-06第6期 张 辉等：基于CPCI总线的通用雷达回波信号模拟器419后，雷达信号处理模块从该模拟器中反复读出数据进行处理，从而调试和检测雷达信号处理模块在各种杂波及无源干扰条件下对目标的处理性能。
该模拟器把MATLAB仿真好的回波信号先进行存储，然后不断地循环输出。
在要求数据的传输速率和存储空间大小的同时，要求该模拟器必须能够连续不断地提供回波数据，不能出现间断，工作要稳定可靠。
该模拟器的主要任务就是逼真地形成目标回波、杂波和噪声信号。
设噪声模型为高斯白噪声，可用M序列配以查表法得到；杂波模型视为规定了幅度分布和功率谱形状的随机过程，常用的有瑞利分布和对数正态分布等，频谱为高斯谱或者立方谱等[1]。
比如，海杂波处于瑞利分布和对数正态分布之间；在低分辨率的雷达体制下，地杂波的幅度服从瑞利分布，但在高分辨率的雷达体制下则服从对数正态分布。
其频谱分布除了在风速很大时高频端有所伸展外，绝大多数情况为高斯谱。
气象杂波、箔条杂波的分布特性与海杂波、地杂波的不同，前者服从体杂波的分布特性，后者服从面杂波的分布特性。
气象杂波的分布特性处于瑞利和对数正态分布之间。
箔条杂波的幅度为指数分布。
得到上述噪声和杂波信号后，用MATLAB完成杂波信号噪声的合成，最后再把MATLAB模拟的各种体制雷达的目标回波信号与之合成，并适当控制信噪比，得到各种特定环境下的雷达回波信号。
3 硬件实现CPCI又称紧凑型PCI，是国际PICMG协会于1994年提出的一种总线接口标准，是以PCI电气规范PICMG2.0为标准的高性能工业用总线，在机械标准上做了改进，使用了与VME(Versa Module Eurocard)总线相同的EuroCard印制板和与VME总线不同的公制连接插座(IEC917 and IEC1076-4-101 standards)。
在机械结构的性能等方面，CPCI 同VME总线表现相同[2]。
该雷达回波信号模拟器的硬件结构见图1。
Fig.1 Configuration of the radar echo simulator图1 信号模拟器的结构图由于CPCI总线采用无源底板结构，为了减小周边卡上CPCI总线的信号线对底板总线的影响，用一个10×(1±5%)Ω的电阻在CPCI卡的接插件J1口处进行串联电阻匹配，需要加串联匹配电阻的信号包括：ENUM#,AD0-AD31, CB/E0#-CB/E3#,PAR,SERR#,PERR#,IRDY#,FRAME#,IDSEL,RST#,HEALTHY#,LOCK#,STOP#,DB_SEL#,DEVSEL#,TRDY#,INTA#。
从接插件J1的插针到该串联匹配电阻的PCB连线长度应小于15.2 mm(0.6 inch)[3]。
另外，为了实现板卡的热插拔功能，使CPCI总线信号连接和断开的瞬间冲击很小，在插拔板卡时需要使某些CPCI总线信号用10 kΩ的上拉电阻接到预充电电压(约1.0 V左右)，该电压是从VCC=3.3 V电源取电，经过电压转换芯片LT1117得到，见图2。
其中需要进行预充电的CPCI总线信号，包括：AD0-AD31,PAR,SERR#,CB/E0#-CB/E3#,PERR#,LOCK#, DEVSEL#,FRAME#,STOP#,RST#,IRDY#,TRDY#，这些信号从接插件J1到CPCI接口器件管脚，总的信号线长度应小于38.1 mm。
Fig.2 CPCI interface circuit图2 CPCI接口电路FPGA选用ALTERA公司Cyclone系列的EP1C12Q240C8，利用其内部的逻辑单元实现对局部总线的状态控制和复杂SDRAM控制器的设计，同时利用其内部的RAM块实现数据的缓冲输入/输出。
SDRAM选用现代公司的HY57V561620C(L)T(P)-H(4 banks×4 M×16 Bit)[2]，把两个16位SDRAM拼接成32位用于数据的存储。
本地时钟由40 MHz的OSC晶体振荡器和时钟分路芯片CDCVF2310组成，用来提供9054的LCLK以及FPGA和SDRAM的时钟信号。
420 信息与电子工程第5卷采用PCI9054做本地总线与PCI总线的接口芯片[4]，使用该专用芯片桥接PCI总线和本地总线，可以省去考虑很多PCI总线的规范，而集中精力去开发硬件和驱动程序。
PCI9054有3种局部总线工作模式：主控、目标和直接存储器访问(Direct Memory Access，DMA)模式。
本设计中采用PCI目标传输方式和DMA传输方式。
所谓目标传输方式是指PCI总线控制着局部总线读出或写入数据，即PCI9054作为PCI总线的目标，同时又是局部总线的主控者。
PCI9054集成了2个互相独立的DMA通道，其中通道0支持请求(Demand)DMA传输方式。
DMA通道由DMA控制器和专用的双向先入先出(FIFO)组成，由DMA控制器发起对局部总线和PCI总线的操作。
PCI9054有M,C,G三种工作模式，这里选用C模式[5]。
通过引导EEPROM来初始化PCI9054的配置寄存器，使之按照上述需求正常工作。
当PCI9054上电复位时，会读EEPROM确定其是否存在，若读回的第一个字全是0，表明EEPROM不存在；当第一个字全是1，表明EEPROM存在但是空的；当第一个字不全是0或1，表明EEPROM已被编程，PCI9054就从其中进行引导，对寄存器进行配置。
另外，由于FPGA器件EP1C12Q240C8的内核供电采用1.5V电源，而CPCI标准只提供+12 V,+5 V,+3.3 V电源，所以这里采用TI公司的电压转换芯片TPS767D301将+3.3 V电源转换为+1.5 V，为FPGA的内核供电。
4 基于FPGA的SDRAM控制器的设计4.1 SDRAM控制器的设计思路在各种DRAM器件中，SDRAM[5]容量大，读写速度快，支持突发式读写，目前存取速度可以达到100~133 MHz，可以满足模拟实时信号的需要。
