可调节的数字时钟

单片机课程设计：电子钟一、实现功能1、能够实现准确计时，以数字形式显示时、分、秒的时间。

2、小时以24小时计时形式，分秒计时为60进位，能够调节时钟时间。

3、闹钟功能，一旦走时到该时间，能以声或光的形式告警提示。

4、能够实现按键启动与停止功能。

5、能够实现整点报时功能。

6、能够实现秒表功能。

二、设计思路1、芯片介绍VCC：电源。

GND：接地。

P0口：P0口为一个8位漏级开路双向I/O口，每脚可吸收8TTL 门电流。

当P1口的管脚第一次写1时，被定义为高阻输入。

P0能够用于外部程序数据存储器，它可以被定义为数据/地址的第八位。

在FIASH编程时，P0 口作为原码输入口，当FIASH进行校验时，P0输出原码，此时P0外部必须被拉高。

P1口：P1口是一个内部提供上拉电阻的8位双向I/O口，P1口缓冲器能接收输出4TTL门电流。

P1口管脚写入1后，被内部上拉为高，可用作输入，P1口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。

在FLASH编程和校验时，P1口作为第八位地址接收。

P2口：P2口为一个内部上拉电阻的8位双向I/O口，P2口缓冲器可接收，输出4个TTL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。

并因此作为输入时，P2口的管脚被外部拉低，将输出电流。

这是由于内部上拉的缘故。

P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。

在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。

P2口在FLASH编程和校验时接收高八位地址信号和控制信号。

P3口：P3口管脚是8个带内部上拉电阻的双向I/O口，可接收输出4个TTL门电流。

当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。

作为输入，由于外部下拉为低电平，P3口将输出电流（ILL）这是由于上拉的缘故。

P3口也可作为AT89C51的一些特殊功能口，如下表所示：口管脚备选功能P3.0 RXD（串行输入口）P3.1 TXD（串行输出口）P3.2 /INT0（外部中断0）P3.3 /INT1（外部中断1）P3.4 T0（记时器0外部输入）P3.5 T1（记时器1外部输入）P3.6 /WR（外部数据存储器写选通）P3.7 /RD（外部数据存储器读选通）P3口同时为闪烁编程和编程校验接收一些控制信号。

目录第一章设计任务 (4)1.1 设计题目及要求 (4)1.1.1 题目 (4)1.1.2 设计要求 (4)第二章方案设计 (5)2.1 总体方案说明 (5)2.2 模块结构以及总体方框图 (5)第三章单元电路设计与原理说明 (6)3.1 按键消抖电路的设计 (6)3.1.1 RS触发器消抖 (6)3.2 分频器的设计 (7)3.2.2 1000分频器 (7)3.3基础电子钟及其显示设计 (8)3.3.1 时钟计数器 (8)3.3.2 功能选择及校准 (9)3.4整点报时器的设计 (10)3.5数码管显示切换电路的设计 (11)3.6 闹钟及其显示的设计 (12)第四章整机电路图及说明 .............................................................. 错误!未定义书签。

4.1整体电路图及说明................................................................................ 错误!未定义书签。

第五章电路仿真 (15)5.1基本时钟电路及其时间设置功能仿真 ................................................ 错误!未定义书签。

5.1.1基本计时功能的仿真............................................................. 错误!未定义书签。

5.1.2时间设置功能的仿真............................................................. 错误!未定义书签。

5.2整点报时功能的仿真............................................................................ 错误!未定义书签。

可编辑修改精选全文完整版数字时钟设计一、题目分析1、功能介绍1）具有时、分、秒计数显示功能，以24小时循环计时。

2）时钟计数显示时有LED灯的花样显示。

3）具有调节小时、分钟及清零的功能。

4）具有整点报时功能。

2、总体方框图3、性能指标及功能设计1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。

我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。

3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

可以根据我们自己任意时间的复位。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。

产生“滴答.滴答”的报警声音。

5）LED灯在时钟显示时有花样显示信号产生。

即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

二、选择方案1、方案选择方案一：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。

方案二：根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。

显示：小时采用24进制，而分钟和秒均60进制。

终上所述，考虑到试验时的简单性，故我选择了方案二。

三、细化框图根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应系统细化框图：四、编写程序、仿真和分析1、秒计数器1）VHDL 语言描述程序见附录 2）秒计数器的仿真波形图3）波形分析数字时钟控制单元 时调整 分调整使能端信号 CLK 信号时显示 分显示 秒显示24进制 60进制 60进制LED 显示整点报花样显利用60进制计数器完成00到59的循环计数功能，当秒计数至59时，再来一个时钟脉冲则产生进位输出，即enmin=1；reset作为复位信号低电平有效，即高电平时正常循环计数，低电平清零。

电子技术课程设计多功能数字钟学院：专业、班级：姓名：学号：指导老师：2008年12月目录1、设计任务与要求 (2)2、总体框图 (2)3、选择器件 (2)4、功能模块 (3)（1）时钟记数模块 (3)（2）整点报时驱动信号产生模块 (6)（3）八段共阴扫描数码管的片选驱动信号输出模块 (7)（4）驱动八段字形译码输出模块 (9)5、总体设计电路图 (10)（1）仿真图 (10)（2）电路图 (11)（3）管脚图 (11)6、设计心得体会 (12)一、设计任务与要求1、具有时、分、秒记数显示功能，以24小时循环计时。

2、要求数字钟具有清零、调节小时、分钟功能。

3、具有整点报时，整点报时的同时LED灯花样显示。

二、总体框图多功能数字钟总体框图如下图所示。

它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。

系统总体框图三、选择器件网络线若干/人、共阴八段数码管6个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、seltime(驱动8位八段共阴扫描数码管的片选驱动信号输出模块)、deled(驱动八段字形译码输出模块)。

四、功能模块多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。

(1) 时钟记数模块：<1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。

VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic;daout:out std_logic_vector(5 downto 0));end entity hour;architecture fun of hour issignal count:std_logic_vector(5 downto 0);begindaout<=count;process(clk,reset)beginif(reset='0') thencount<="000000";elsif(clk' event and clk='1') thenif(count(3 downto 0)="1001") thenif(count<16#24#) thencount<=count+7;else count<="000000";end if;elsif(count<16#23#) thencount<=count+1;else count<="000000";end if;end if;end process;end fun;<1.2>VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,clk1,reset,sethour:in std_logic;enhour:out std_logicdaout:out std_logic_vector(6 downto 0));end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0); begindaout<=count;process(clk,reset,sethour)beginif(reset='0') thencount<="0000000";elsif(sethour='0') thenenhour<=clk1;elsif(clk' event and clk='1') thenif(count(3 downto 0)="1001") thenif(count<16#60#) thenif(count="1011001") thenenhour<='1';count<="0000000"; else count<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#) thencount<=count+1;enhour<='0';elsecount<="0000000";end if;end if;<1.3>VHDL程序如下：LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY second ISPORT(clk,reset,setmin:IN STD_LOGIC;enmin:OUT STD_LOGIC;daout:out std_logic_vector(6 downto 0)); END entity second;ARCHITECTURE fun OF second ISSIGNAL count:STD_LOGIC_VECTOR(6 downto 0); BEGINdaout<=count;process(clk,reset,setmin)beginif(reset='0') thencount<="0000000";elsif(setmin='0')thenenmin <=clk;elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin<='1';count<="0000000";ELSE count<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1;enmin<='0';elsecount<="0000000";end if;end if;end process;END fun;（2）整点报时驱动信号产生模块该模块功能：在时钟信号（CLK）的作用下可以生成波形，SPEAK输出接扬声器，以产生整点报时发声。