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数字钟电路的设计

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第一章 摘要
随着计算机、电子技术的发展，电子技术的应用领域越来越广，电子设备
的种类也越来越多，电子设备与人们的工作、生活的关系日益密切。电子技术
是根据电子学的原理，运用电子器件设计和制造某种特定功能的电路以解决实
际问题的科学，包括信息电子技术和电力电子技术两大分支总而言之,电力电子
及开关电源技术因应用需求不断向前发展,新技术的出现又会使许多应用产品
更新换代,还会开拓更多更新的应用领域。本文讨论了数字钟电路,病人呼叫大
夫的电路,加法电路,用74LS90实现十进制计数器的设计,显示数码管显示控制
电路的设计,灯控电路的设计,直流稳压源的电路设计，给出了总体的设计方案
以及各模块的详细设计过程。
设计的大致思想为运用数电，模电知识合理构思，然后经过小组讨论设计
出相应的电路，接着再用multisim软件进行仿真，调试。以检验设计的电路能
否实现相应的功能。最后再反复检查得出最后的设计结果，达到实现需要功能
的目的。在此基础之上，通过multisim的仿真工具的仿真，结合理论分析，可
将理论与实际有效的结合。本文就是采用电路仿真软件Multisim 10进行电路
的设计和仿真。Multisim 10是美国国家仪器（NI）有限公司推出的以Windows
为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路
原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。
关键词：电子技术，数电模电，multisim仿真
第二章 multisim介绍
2.1Multisim特点
1) 操作界面方便友好，原理图的设计输入快捷。
2) 元器件丰富，有数千个器件模型。
3) 虚拟电子设备种类齐全，如同操作真实设备一样。
4) 分析工具广泛，帮助设计者全面了解电路的性能。
5) 对电路能进行全面的仿真分析和设计。
6) 可直接打印输出实验数据，曲线，原理图和元件清单等。

2.2 Multisim10简介
Multisim 被美国NI公司收购以后，其性能得到了极大的提升。最大的改变就
是Multisim软件结合了直观的捕捉和功能强大的仿真，能够快速、轻松、高效
地对电路进行设计和验证。凭借 Multisim10，您可以立即创建具有完整组件库
的电路图，并利用工业标准SPICE模拟器模仿电路行为。借助专业的高级SPICE
分析和虚拟仪器，您能在设计流程中提早对电路设计进行的迅速验证，从而缩
短建模循环。与NI LabVIEW和SignalExpress软件的集成，完善了具有强大技
术的设计流程，从而能够比较具有模拟数据的实现建模测量。通过直观的电路
图捕捉环境, 轻松设计电路 通过交互式SPICE仿真, 迅速了解电路行为 借
助高级电路分析, 理解基本设计特征 通过一个工具链, 无缝地集成电路设计
和虚拟测试 通过改进、整合设计流程, 减少建模错误并缩短上市时间。
第三章 电路设计
3.1数字钟电路的设计
3.1.1设计任务
1．主要内容：
（1）设计两个60进制计数器进行“秒”和“分”的计数，一个24进制计
数器进行“时”的计数；
（2）为方便快速验证实验结果，可以把脉冲频率（可由“函数信号发生器”
产生）调大；
(3）计数器可选用74LS160十进制计数器；数码管显示时，可选用能够直接
显示的十六进制显示数码管，也可选由74LS47或74LS48驱动共阳或共阴
数码管。

3.1.2实验原理及思路分路
1.数字电子钟系统的组成
利用六十进制和24/12进制递增计数器子电路构成的数字电子钟系统。在数字
电子钟电路中，由两个六十进制同步递增计数器分别构成秒钟计时器和分计时
器，级连够完成秒 ，分计时、由24/12进制同步递增计实现小时计数。秒、分、
时计数器之间采用同步级连方式。

2. 利用两片74160组成60进制递增计数器
利用两片74160组成的同步60进制递增计数器如图9.4-1所示，其中个位计
数器（C1）接成十进制形式。十位计数器（C2）选择QC与QB做反馈端，经与
非门输出控制清零端（CLR），接成六进制计数形式。个位与十位计数器之间采
用同步级连方式，将个位计数器的进位输出控制端（RCO）接至十位计数器容许
端（ENT），完成个位对十位计数器的进位控制。将个位计数器的RCO端和十位
计数器的QC、QA端经与们由CO端输出，作进位输出控制信号。当计数器状态
为59时，CO端输出高电平，在同步级联方式下，容许高位计数器计数。选择
信号源库中的1000kHZ交流信号作为计数器的测试时钟源。

3.用两片74160组成24/12进制递增计数器
所示电路是由两片74160组成的能实现12和24进制转换的同步递增计数器。
图中个位与十位计数器均接成十进制计数形式，采用同步级连方式。选择十位
计数器的输出端QB和个位计数器的输出端QC通过与非门NAND2控制两片计数
器的清零端（CLR），利用状态24反馈清零，可实现24进制递增计数。若选择
十位计数器的输出端QA与个位计数器的输出端QB经过与非门NAND1输出，控
制两片计数器的清零端（CLR），利用状态12反馈清零，可实现12进制递增计
数。该计数器可利用作数字钟的时计数器。

3.1.3 74LS160介绍
为可预置的十进制同步计数器，其管脚图如图所示：
RCO 进位输出端
ENP 计数控制端
QA-QD 输出端
ENT 计数控制端
CLK 时钟输入端
CLR 异步清零端（低电平有效）
LOAD 同步并行置入端（低电平有效）
74ls160的真值表

3.1.4电路图及仿真结果
数字钟电路连接如图所示：
此单元电路进行仿真测试，如图，当运行时，把交流输出频率改为较大的

1000khz同上对其进行仿真测试，得到的结果与期望值一致，因此表明设计的
电路原理正确，元器件选择恰当，参数选择合理。

3.2病人呼叫大夫的电路设计
3.2.1设计任务
1．主要内容：
（1）设计8个病人呼叫大夫的电路，0号病人病情最轻，7号最重，病情最
重的病人优先级最高；
（2）8个病人按照优先级的高低得到响应，即两人或两人以上同时呼叫大夫，
至相应最重病人的呼叫请求；
（3）呼叫时用蜂鸣器发声，同时显示病人的号码；
（4）通过拨码开关模拟8个病人的呼叫
。

3.2.2实验原理及思路分路
1) 当某一路有呼叫信号输入时，该信号会被送到优先编码器中进行编码，编
码器信号通过锁存器经锁存后输入到译码器，然后译码器在输出到显示电
路，显示这一路的编号同时蜂鸣器报警，状态可以手动通过按键消除。当
有两个或两个以上按键同时输入时，显示电路会显示优先级高的编号同时
蜂鸣器报警。
2) 用拨码开关作为8间病房的求助按钮，从上而下分别用0、1、2、3、4、5、
6、7来控制。当有病人按下求助按钮时，则74ls148D的GS输出端为高电
平，其端接反相器，去推动晶体管使蜂鸣器发声，以提醒大夫有病人呼叫，
并用LED数码管显示该病人的房间号。
3） 考虑到病人的呼叫有优先级之分，可以使用优先编码器74LS148来区分病
人的优先级。
3.1.3 74ls148编码器
在优先编码器电路中，允许同时输入两个以上编码信号。在同时存在两个或两
个以上输入信号时，优先编码器只按优先级高的输入信号编码，优先级低的信
号则不起作用。74ls148编码器的真值表格1示：

表格 1

输 入 输 出
EI D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 GS EO
0 1 1 1 × × × × × × × × 0 0 0 0 0 0 0 0 1 × × × × × × 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 0 0
0 1
1 0
1 0

输 入 输 出
EI D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 GS EO
0 1 1 1 1 1 1 1 × × × × × × × × 0 0 0 0 0 0 0 0 × × × × × × × 1 × × × × × × 1 0 × × × × × 1 0 0 × × × × 1 0 0 0 × × × 1 0 0 0 0 × × 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0
0 1
1 0
1 0
1 0
1 0
1 0
1 0
由74ls148真值表可列输出逻辑方程为：

1 1 × 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0
1 0

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用fpga简易数字钟电路设计实验报告 概述及解释说明

用fpga简易数字钟电路设计实验报告 概述及解释说明

用fpga简易数字钟电路设计实验报告概述及解释说明1. 引言1.1 概述本实验报告旨在介绍使用FPGA（可编程门阵列）设计的简易数字钟电路。

数字钟是一种可以显示时间的时钟装置，广泛应用于日常生活和工业领域。

本文将详细讲解数字钟的设计原理、硬件要求、设计步骤以及实验的实现过程。

1.2 文章结构本文共分为五个部分，即引言、FPGA简易数字钟电路设计、实验实现过程、实验结果分析和结论与总结。

下面将对每个部分进行具体说明。

1.3 目的该实验旨在通过学习和操作FPGA，深入理解数字电路设计的基本原理和方法，并通过设计一个简易的数字钟电路来巩固所学知识。

通过本实验，我们还将探索数字钟电路的性能评估和可能的改进方向，并对未来发展方向进行展望。

同时，通过参与这个项目，我们也将获得一定的实践经验和技能提升。

2. FPGA简易数字钟电路设计：2.1 设计原理：在本次实验中，我们使用FPGA（现场可编程逻辑门阵列）来设计一个简易的数字钟电路。

FPGA是一种集成电路芯片，可依据用户需要重新配置其内部互连，从而实现不同的逻辑功能。

我们将利用FPGA的可编程性和强大的计算能力来实现数字钟的功能。

该数字钟电路主要由时钟模块、倒计时模块和显示模块组成。

时钟模块负责产生稳定而精确的脉冲信号作为系统的时基；倒计时模块通过对输入时间进行倒计时操作，并发出相应信号提示时间变化；显示模块用于将倒计时结果以数码管显示出来。

2.2 硬件要求：为了完成该设计，我们需要准备以下硬件设备：- FPGA开发板：提供了外部接口和资源，用于连接其他硬件设备并加载程序。

- 数码管：用于显示时间信息。

- 时钟源：提供稳定而精确的脉冲信号作为系统的时基。

2.3 设计步骤：以下是设计步骤的详细说明：1. 确定所需功能：首先明确数字钟需要具备哪些功能，例如12小时制还是24小时制、倒计时功能等。

2. 确定FPGA型号：根据设计需求和资源限制，选择适合的FPGA型号。

功能数字钟的电路设计

功能数字钟的电路设计

三、原理电路方案比较
（1）时刻脉冲产生电路
方案一：由集成电路按时器555与RC组成的多谐振荡器作为时刻标准信号源。
图2555与RC组成的多谐振荡器图
方案二:由逻辑门电路和RC组成，能够以十进制显示“时”、“分”、“秒”。
2）具有校准时、分的功能。
3）整点自动报时，在整点时，便自动发出鸣叫声，时长1s。
选做：
1）闹钟功能，可按设定的时刻闹时。
2）日历显示功能。将时刻的显示增加“年”、“月”、“日”。
二、
一个具有计时、校时、报时、显示等大体功能的数字钟要紧由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部份组成。石英晶体振荡器产生的信号通过度频器取得秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时刻。数字钟的整机逻辑框图如下：
图2 石英晶体振荡电路
振荡器还能够采纳555时基电路代替。
2）分频器
时刻标准信号的频率很高，要取得秒脉冲，需要分频电路。例如，振荡器输出4MHZ信号，可通过D触发器（如74LS74）进行4分频变成1MHZ，也能够将10分频计数器74LS160（或74LS90）行4分频变成1MHZ，然后送到10分频计数器74LS160（或74LS90），通过6次10分频而取得1HZ的方波信号。
⑶时刻计数器电路：时刻计数电路由秒个位和秒十位计数器、分个位和分十
位计数器及时个位和时十位计数器电路组成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而依照设计要求，时个位和时十位计数器为24进制计数器。
⑸整点报时电路：一样时钟都应具有整点报时电路功能,即在时刻显现整点前数秒内,数字钟会自动报时,以示提示.
图 1数字钟整机逻辑图
数电实验数字钟的设计代码

数电实验数字钟的设计代码

数电实验数字钟的设计代码数字钟是一种常见的电子设备，用于显示当前时间。

它是基于数字电路技术设计的，可以实时地显示时、分、秒的数字。

在这篇文章中，我将为大家介绍数字钟的设计代码，以及它的原理和实现过程。

在开始设计数字钟之前，我们需要准备一些基础材料和器件。

首先，我们需要一块数字时钟显示屏，它可以显示四位数的时、分、秒。

其次，我们需要几个集成电路芯片，包括时钟发生器、计数器、解码器等。

另外，还需要一些细小的电子元件，如电阻、电容、晶体管等。

准备好这些材料后，我们就可以开始设计数字钟的电路了。

首先，我们先来了解一下数字钟的原理。

数字钟的核心部分就是计数器。

计数器可以根据时钟发生器提供的脉冲信号进行计数，当计数到一定值时，就会触发一次计数事件。

我们可以将计数事件与显示屏相连，通过解码器将计数的结果转化成数字信号，进而在显示屏上以数码形式显示出来。

通过不断循环计数，我们就可以实现数字钟的功能了。

接下来，我们将详细介绍数字钟的设计代码。

首先，我们需要定义一些常量和变量。

常量包括时钟频率、计数器的初始值等，而变量则用来保存时、分、秒的数值。

接着，我们需要编写时钟发生器的代码，它可以产生一个固定频率的脉冲信号。

然后，我们需要编写计数器的代码，它会根据时钟发生器的脉冲信号进行计数，并触发计数事件。

最后，我们需要编写解码器的代码，它可以将计数的结果转化成数字信号，供显示屏显示。

在编写完代码后，我们需要将它们烧录到集成电路芯片中。

然后，将电路连接起来，将显示屏与解码器相连。

确保所有电子元件的接触良好，然后通电测试。

如果一切正常，数字钟就会开始工作，并在显示屏上显示出当前的时、分、秒。

在这个实验中，我们学习到了数字电路设计的基本原理和实现过程。

数字钟作为一个常见的例子，展示了数字电路的实际应用。

通过这个实验，我们不仅提高了自己的动手实践能力，还加深了对数字电路的理解。

相信通过这次实验，我们对数字钟的设计代码有了更深入的了解，也能够在今后的实践中运用这些知识。

数字钟系统电路的设计方案与仿真分析

数字钟系统电路的设计方案与仿真分析

数字钟系统电路的设计方案与仿真分析
在电子技术实验教学中，构建学生的电路设计理念，提高学生的电路设计能力，是教学的根本目的和核心内容。

数字钟电路的设计和仿真，涉及模拟电子技术、数字电子技术等多方面知识，能够体现实验者的理论功底和设计水平，是电子设计和仿真教学的典型案例。

文中采用了555 定时器电路、计数电路、译码电路、显示电路和时钟校正电路，来实现该电路。

1 系统设计方案
数字钟由振荡器、分频器、计时电路、译码显示电路等组成。

振荡器是数字钟的核心，提供一定频率的方波信号;分频器的作用是进行频率变换，产生频率为1 Hz 的秒信号，作为是整个系统的时基信号; 计时电路是将时基信号进行计数;译码显示电路的作用是显示时、分、秒时间;校正电路用来对时、分进行校对调整。

其总体结构图，如图1 所示。

2 子系统的实现
2.1 振荡器
本系统的振荡器采用由555 定时器与RC 组成的多谐振荡器来实现，如图2 所示即为产生1 kHz 时钟信号的电路图。

此多谐振荡器虽然产生的脉冲误差较大，但设计方案快捷、易于实现、受电源电压和温度变化的影响很小。

2.2 分频器
由于振荡器产生的频率高，要得到标准的秒信号，就需要对所得到的信号进行分频。

在此电路中，分频器的功能主要有两个：1）产生标准脉冲信号;2）提供电路工作需要的信号，比如扩展电路需要的信号。

通常实现分频器的电路是计数器电路，选择74LS160 十进制计数器来完成上述功能［5］。

如图3 所示，555 定时器产生1 kHz 的信号，经过3 次1/10 分频后得到1 Hz 的脉冲信号，为秒个位提供标准秒脉冲信号。