数字技术电路课件第七章 半导体存储器

3
一、ROM的基本结构 的基本结构
A0 A1 W0 W1 存储矩阵 2 N× M … W 2N-2 W 2N-1
N位地址输入 位地址输入
A N-2 A N-1
地 址 译 码 器
…
输出缓冲器 控制信号输入 控制信号输入
D 0 D1
M位数据输出 位数据输出
4
…
... D M-1
ROM的存储单元可以用二极管构成，也可以用双极型 的存储单元可以用二极管构成， 的存储单元可以用二极管构成 三极管或MOS管构成。 管构成。 三极管或 管构成 存储器的容量用存储单元的数目来表示，写成： 存储器的容量用存储单元的数目来表示，写成：字数 位数。存储矩阵有2 个字，每个字的字长为m， ×位数。存储矩阵有 n个字，每个字的字长为 ，整个存储 器的存储容量为2 器的存储容量为 n×m位。 存储容量也习惯用 位 存储容量也习惯用K(1K=1024) 为单位来表示，例如1 × 、 × 和 的存储器， 为单位来表示，例如 K×4、2K×8和64K×1的存储器， × 的存储器 其容量分别是1024×4 位、2048×8位和 位和65536×1位。 其容量分别是 × × 位和 × 位 输出缓冲器是ROM的数据读出电路，通常用三态门构 的数据读出电路， 输出缓冲器是 的数据读出电路 它不仅可以实现对输出数据的三态控制， 成 ， 它不仅可以实现对输出数据的三态控制 ， 以便与系统 总线联接， 还可以提高存储器的带负载能力。 总线联接， 还可以提高存储器的带负载能力。
1
半导体存储器的分类： 半导体存储器的分类： 储器的分类
静态随机存储器 (SRAM) 随机存储器 (RAM) 半导体存储器 只读存储器 (ROM) 可编程ROM 可编程 动态随机存储器 (DRAM) 固定ROM 固定

三、知识点
1、重点掌握的知识点 （1）各种ROM的电路结构和工作原理； （2）SRAM的的电路结构和工作原理；
（3）存储器容量的扩展方法；
（4）用存储器实现组合逻辑函数的方法。 2、一般掌握的知识点
（1）各种ROM存储单元的特点； （2）SRAM的静态存储单元。
7.1 概述
半导体存储器是一种能存储大量二值信息的半导 体器件。 一、半导体存储器的一般结构形式 存储单元数目庞大，输入/输出引脚数目有限。
译成某一条字线有效，从存储矩阵中选中一行存储单元；
列地址译码器将输入地址代码的其余若干位(Ai+1~An-1)译 成某一根输出线有效，从字线选中的一行存储单元中再 选一位(或n位)，使这些被选中的单元与读/写电路和 I/O(输入/输出端)接通，以便对这些单元进行读/写操作。
读/写控制电路用于对电路的工作状态进行控 制。CS′称为片选信号，当CS′=0时，RAM工作， CS′=1时，所有I/O端均为高阻状态，不能对RAM 进行读/写操作。
11A7 ~ A0 768 ~ 1023
256 ~ 511
7.5 用存储器实现组合逻辑函数
ROM广泛应用于计算机、电子仪器ቤተ መጻሕፍቲ ባይዱ电子测量设备和数
控电路，其具体应用有专门的教材进行论述，这里仅介绍用
ROM在数字逻辑电路中的应用。 分析ROM的工作原理可知，ROM中的地址译码器可产
生地址变量的全部最小项，能够实现地址变量的与运算，即
A0~An-1
D0
W0
W2n-1
Dm
地
A1
址
A0 D3
数
D2
据
D1 D0
0 0 1 1
0 1 0 1
0 1 0 1

出。
方法：列出函数的真值表，直接画出存储矩阵的阵列图。
？
回顾与思考：译码器实现组合逻辑函数的方法及步骤？
用ROM实现逻辑函数一般按以下步骤进行： • ① 根据逻辑函数的输入、输出变量数目，确 定ROM的容量，选择合适的ROM。 • ② 写出逻辑函数的最小项表达式，画出ROM 的阵列图。 • ③ 根据阵列图对ROM进行编程。
３．快闪存储器（闪光记忆）
• 工作机理与叠栅MOS管相同 • 结构：快闪存储器MOS管的浮栅到P 型衬底间的氧化绝缘层比SIMOS管的 更薄 • 写入：利用雪崩击穿产生的大量高能电子在浮栅上积累 • • • • • • 擦除：控制栅接地、源级接高电压，利用隧道效应放电 读出：Wi=5V,Vss=0V 不具备字擦除功能。 写入：Wi=6V, Gc=12V脉冲，Vss=0 擦除：G=0V, Vss=12V 整片或分块擦除 电路形式简单、集成度高、可靠性好
1
●
或阵列
&
•
• • •
R Y0
1
●
W0 W1 W2 W3
W1
W2 W3
与 阵 列
●
●
&
●
●
●
&
●
●
●
●
●
&
●
●
●
●
≥1
≥1
≥1
≥1
Y3
Y2
Y1
Y0
( b ) 或门Y0
( c ) 地址译码器和存储矩阵的阵列图 图7-4-1 4×4位二极管固定ROM
固定ROM的阵列图由与阵列和或阵列组成。与阵列和地址译 码器相对应，用实心点标注地址码；或阵列对应于存储矩阵，实
பைடு நூலகம்Y1

BWSx Mode
控制和写逻辑
D 数据寄存器 CE Q
512K*36/1M*8 存储阵列
输出寄 存器和 逻辑
DQx DPx
OE
流水线 SRAM
7.2 随机存取存储器（RAM）
在流水SSRAM 中，四字的突 发读周期需要 5个时钟，而 标准的SSRAM 则用4个周期
为了避免总 线的竞争， 从写到读的 转换过程， 流水SRAM要 求有一个周 期的延时。
WE DIN
tWCS
tWCH
tWP
tDS
tDH
有效数据输入
DRAM写操作
7.2 随机存取存储器（RAM）
③. DRAM刷新
DRAM存储器单元是电容器，它所包含的电荷可随着时间 泄漏掉，导致数据丢失。为了防止这一现象发生，必须 对DRAM进行刷新，即必须周期性地在各个存储器单元上 再存储电荷。
刷新周期是指特定的时间周期，在这一周期中DRAM阵 列中的所有行必须被激活和预充电（刷新）；刷新间 隔是各行刷新操作之间的时间周期，这里假设各行刷 新操作的时间分配是均匀的。刷新率定义为刷新时间 除以所需的周期数。
精选ppt1972随机存取存储器ram流水式srampipelinedsram流水线sram在存储和输出之间加了一级寄存器输出通道中的寄存器可以使管线式sram比标准的sram有更高的时钟频率但是会造成更大的延时流水线sram控制和写逻辑存储阵列输出寄逻辑数据寄存器精选ppt2072随机存取存储器ram流水线式ssram与同步sram在流水ssram中四字的突发读周期需要个时钟而标准的ssram则用个周期为了避免总线的竞争从写到读的转换过程流水sram要求有一个周期的延时精选ppt2172随机存取存储器ram特殊的sramfifo一种fifo结构示意阵列4096字18位写数据寄存器写脉冲产生器读地址计数器读数据寄存器标志产生逻辑读数据写数据精选ppt2272随机存取存储器ram多端口srammultiportsrams个端口的sram存储端口2地址译码逻辑存储阵列端口1地址译码逻辑端口4地址译码逻辑端口3地址译码逻辑精选ppt2372随机存取存储器ram动态存储器dramdram存储单元结构dramdynamicram动态ram是利用电容电荷而不是反馈环路来存储信息的但是所存储的内容会因为电荷的泄漏而丢失必须对单元进行周期性地读取和刷新