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FPGA—VGA显示

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VGA一、设计目的1、利用VHDL语言的描述方法进行设计完成VGA显示的系统设计；2、自行选择VGA显示模式；3、通过FPGA产生VGA Monitor的控制时序；4、通过FPGA产生彩条图形，在VGA显示器上显示；5、扩展要求：可以在拨动开关控制下，通过FPGA+VGA接口的系统在屏幕上显示不同图像。

二、设计原理1、VGA简要介绍显示绘图阵列（video graphic array，VGA）接口是LCD液晶显示设备的标准接口，大多应用在显示器与显卡之间，同时还可以用在等离子电视输入图像的模数转换上。

VGA显示输出RGB三原色信号，RGB色彩模式是工业界的一种颜色标准，是通过对红(R)、绿(G)、蓝(B)三个颜色通道的变化以及它们相互之间的叠加来得到各式各样的颜色，目前在图像显示领域中应用非常广泛。

2、VGA的显示特点（1）扫描格式繁多，分辨率从320×200一直延伸到1280×102，行频15.8~70Hz，场频50~100Hz。

常见的行频有31.4Hz，37.8Hz，57.9Hz，62.5Hz等，常见场频有50Hz，60Hz，70Hz，100Hz，16700K之分。

（2）显示器的显示方式有两种：A/N显示方式和APA显示方式，即文本显示方式和图形显示方式。

A/N方式已淘汰不用，目前微机都采用APA图形方式。

（3）VGA接口为显示器提供两类信号，一类是数据信号，一类是控制信号。

数据信号包括红（Red）、绿（Green）、蓝（Blue）信号，简称RGB信号，控制信号包括水平同步信号和垂直同步信号。

输出不同分辨率时，水平同步信号和垂直同步信号的频率也不相同。

3、VGA显示原理常见的彩色显示器一般由CRT(阴极射线管)构成，彩色是由R(红)、G(绿)、B(蓝)三种基色组成。

显示是采用逐行扫描的方式，阴极射线枪发出的电子束打在涂有荧光粉的荧光屏上，产生RGB三色基，最后合成一个彩色图像。

从荧幕的左上方开始自左向右扫描，每扫完一行图像电子束回到下一行的最左端，每行结束后电子枪回扫的过程中进行消隐。

然后重新开始行扫描，消隐，直到扫到荧幕的右下方，电子束回到荧幕的左上方重新开始新的图像扫描，并且在回到荧幕左上方的过程中进行消隐。

在消隐过程中不发射电子束。

每一行扫描结束时，用HS(行同步)信号进行同步；扫描完所有的行后用VS (场同步)信号进行同步。

它的行场扫描时序示意图如图1所示。

现以正极性为例，说明CRT的工作过程：R、G、B为正极性信号，即高电平有效。

当VS=0，HS=0时，CRT显示的内容为亮的过程，即正向扫描过程约为26us。

当一行扫描完毕，行同步HS=1，约需6us，期间，CRT扫描产生消隐，电子束回到CRT的左边下一行的起始位置（X=0,Y=1）；当扫描完480行后，CRT 的场同步VS=1，产生场同步是扫描线回到CRT的第一行第一列（C=0,Y=0处，约为两个行周期）。

HS和VS的时序图。

T1为行同步消隐（约为6us）；T2为行显示时间（约为26us），T3为场同步消隐（两行周期）；T4为场显示时间（480行周期）。

图1 行场扫描时序图4、时序分析通过对VGA显示基本工作原理的分析可知，要实现VGA显示就要解决数据来源、数据存储、时序实现等问题，其中关键还是如何实现VGA时序。

基于像素时钟，VGA时序控制器必须产生HS和VS时序信号。

像素时钟定义了用于显示一个像素信息的时间，VS信号定义了显示的刷新频率，通常刷新频率在50Hz到120Hz之间。

给定刷新频率后即定义了水平扫描频率即HS。

VGA的标准参考显示时序如图2所示：图2 VGA时序图行时序和帧时序都需要产生同步脉冲(Sync)、显示后沿(Back porch)、显示时序段(Display interval)和显示前沿(Front porch)四个部分。

其中场频定义了显示的刷新频率，指定场频后所要扫描的行数指定了水平回扫频率即行频。

几种常用模式的时序参数如表1所示：表1 VGA时序参考表根据VGA的频率图在此选择时钟为40Hz，水平时序则对应着H_SYNC的变化，垂直时序则对应V_SYNC的变化。

三、设计步骤1、建立VGA工程文件。

图3 建立工程直接单击【Next】进入下一步，一直点击【Next】直到【Finish】完成。

2、建立VGA的VHDL文件在Sources窗口中显示工程文件夹以及工程所用芯片。

右击新建文件，选择“VHDL Module”类型，输入VGA点击【Next】，之后点击【Finish】完成。

输入要运行的程序，这样一个工程就建立完成了。

代码编写好后，点击保存，然后检查看编写代码是否有错误，Synthesize –XST, Check Syntax, 点击检查后是绿色的勾，则代码没有错误，可以进行下一步功能仿真。

图4 代码编译3、根据板子锁定引脚，并生成下载文件。

CLK选择板子上的40M晶振源，所以锁定p82脚；选用拨码开关1作为复位信号RESET，即p20脚；VGA的各个端口：H_SYNC锁定为P140脚，V_SYNC锁定为P144脚，R通道锁定为P147脚，G通道锁定为P146脚，B通道锁定为P145脚。

四、仿真结果1、仿真测试图5由图5可以得出，当RESET信号为低时进行正常计数。

当count_h计数到达10000100000即1050的时候count_v加一并且H_SYNC变为低电平。

图6由图6可以得出，当count_h计数到128的时候，H_SYNC变为高电平。

图7由图7可以得出，当count_v计数到8的时候，V_SYNC变为高电平。

图8由图8可以得出，当count_v计数到1001110100即628的时候，V_SYNC 变为低电平。

图9 仿真总览图由图9可以看出，当V_SYNC为高电平的时候，经过一定时间后便分别赋给R、G、B值。

图10由图10可知，当RESET为高电平时，停止计数，所有信号为0。

五、设计体会VGA的设计主要是要理解它的时序，理解过后设计便变得简单了。

VS与HS 信号具有严格的时序匹配，即VS信号必须为HS信号的整数倍，以保证在场频信号有效期间，能够完整数行的扫描，利用对行频信号进行计数分频来产生场频信号。

不过这是一个显示用的器件，在仿真上不容易确定其正确性，在之后进过下载板验证之后才能发现是否有不足之处。

六、代码1、VGA代码：`timescale 1ns / 1psmodule VGA(CLK,RESET,H_SYNC,V_SYNC,R,G,B,count_h,count_v);input CLK;//40Minput RESET;output H_SYNC;output V_SYNC;output R,G,B;output[10:0] count_h;//计数output[9:0] count_v;reg H_SYNC,V_SYNC,R,G,B;reg[10:0] count_h;//计数reg[9:0] count_v;always @(posedge CLK or posedge RESET)beginif(RESET)beginH_SYNC <= 0;V_SYNC <= 0;count_h <= 0;count_v <= 0;R <= 0;G <= 0;B <= 0;endelsebegincount_h <= count_h+1;if(count_h == 11'b10000100000)begincount_h <= 0;H_SYNC <= 0;count_v <= count_v+1;if(count_v == 10'b1001110100)begincount_v <= 0;V_SYNC <= 0;endelse if(count_v == 10'b0000001000)V_SYNC <= 1;elseV_SYNC <= V_SYNC;endelse if(count_h == 11'b00010000000)H_SYNC <= 1;elseH_SYNC <= H_SYNC;if((count_v >= 10'b0000011011)&&(count_h <= 11'b010********)&&(count_h >= 11'b00011011000)&&(count_v <= 10'b1001110011))beginR <= 1'b1;G <= 0;B <= 0;endelse if((count_v >= 10'b0000011011)&&(count_h <= 11'b01100110000)&&(count_h >= 11'b010********)&&(count_v <= 10'b1001110011))beginR <= 0;G <= 1'b1;B <= 0;endelse if((count_v >= 10'b0000011011)&&(count_h <= 11'b01111111000)&&(count_h >= 11'b01100110000)&&(count_v <= 10'b1001110011))beginR <= 0;G <= 0;B <= 1'b1;endelse if((count_h >= 11'b01111111000)&&(count_v >= 10'b1001110011)) beginR <= 0;G <= 0;B <= 0;endelsebeginR <= 0;G <= 0;B <= 0;endendendendmodule2、激励文件：`timescale 1ns / 1psmodule VGA_test;// Inputsreg CLK;reg RESET;// Outputswire H_SYNC;wire V_SYNC;wire R;wire G;wire B;wire[10:0] count_h;//计数wire[9:0] count_v;// Instantiate the Unit Under Test (UUT)VGA uut (.CLK(CLK),.RESET(RESET),.H_SYNC(H_SYNC),.V_SYNC(V_SYNC),.R(R),.G(G),.B(B),.count_h(count_h),.count_v(count_v));initial beginCLK = 0;forever #12 CLK = ~CLK;endinitial beginRESET = 1;#50 RESET = 0;#100000000 RESET = 1;endendmodule3、引脚锁定：NET CLK LOC = P82;#40M时钟NET RESET LOC = P20;#拨码开关复位NET H_SYNC LOC = P140;//VGA的各个端口NET V_SYNC LOC = P144;NET R LOC = P147;NET G LOC = P146;NET B LOC = P145;。

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基于FPGA的VGA接口显示的设计与实现

基于FPGA的VGA接口显示的设计与实现

编号基于FPGA的VGA接口显示的设计与实现Design and implementation of VGAinterface based on FPGA display学生姓名王雪专业控制科学与工程学号S120400520指导教师杨晓慧学院电子信息工程学院二〇一三年六月摘要利用现场可编程逻辑器件FPGA产生VGA时序信号和彩条图像信号,并将其作为信号源,应用于彩色等离子显示器的电路开发,方便彩色等离子显示器驱动控制电路的调试。

FPGA芯片具有可靠性高、编程灵活、体积小等优点，实验经过软硬件调试，最终在显示器上显示彩条正确图像。

利用此原理，可以设计更多的彩色图像，且可将采集的图像进行实时显示，将此作为信号源，应用于显示器电路的开发或某些嵌入式系统中，进行视频设备的调试与性能分析或系统中信号处理模块的调试与性能分析等。

关键词：FPGA VGA接口时序控制彩条信号AbstractVGA-timing signals and color strip image were obtained by using FPGA.The signals were used as sources when developing the circuits of color plasma display panel, and it took great convenience to the debugging of the driving and controlling circuit of color plasma display panel.The FPGA chip has the advantages of high reliability, small volume, flexible programming,just because of this,the test could achieve the desired results,display scree displays color bar signals.According to this principle, we can design color image more, and make the image real-time display, such as the signal source, used in display circuit development or some embedded systems, video equipment debugging and performance analysis of the system signal processing module debugging and performance analysis.Keywords:FPGA, VGA interface,timing control, color bar signals目录摘要 (1)Abstract (2)第一章引言 (4)第二章VGA显示接口的方案设计和原理 (5)2.1 VGA接口 (5)2.2 VGA显示原理 (5)2.3 VGA信号时序 (6)2.4 VGA显示方案实现 (7)第三章系统模块设计 (8)3.1系统模块原理图 (8)3.2 分频模块 (8)3.3 VGA彩条信号产生模块 (8)3.4 实验结果 (12)第四章结论 (13)致谢 (14)参考文献 (15)第一章引言视频图形阵列（VGA）作为一种标准的显示接口已经得到广泛的应用。

基于FPGA的VGA显示详解(附VHDL代码)

基于FPGA的VGA显示详解(附VHDL代码)

基于FPGA的VGA显示（后附VHDL代码）整个VGA的时序操作很简单，就是形成一个具有一定占空比的电平周期。

只是整个VGA的操作涉及到一些专有名词，理解上比较困难，一旦明白了这些是什么意思后，操作即将变得很简单。

VGA工作流程：常见的彩色显示器，一般由CRT (阴极射线管)构成，彩色是由R、G、B（红、绿、蓝）三基色组成，CRT用逐行扫描或隔行扫描的方式实现图像显示，由VGA控制模块产生的水平同步信号和垂直同步信号控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生R、G、B三基色，合成一个彩色像素。

扫描从屏幕的左上方开始，由左至右，由上到下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位置，在回扫期间，CRT对电子束进行消隐，每行结束是用行同步信号HS进行行同步；扫描完所有行，再由场同步信号VS进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。

行同步信号HS 和场同步信号VS是两个重要的信号。

注意点：什么时候消隐？为什么要消隐？当一行扫描完毕后然后电子枪又转到下一行的这段时间或是扫描完所有的行后电子枪回到第一行的这段时间，这两段时间都要消隐。

在消隐的时间内，数据是无效的。

这样就保证电子枪的回扫的个动作不干扰显示，因为回扫这个动作是很频繁的，若在这个时间段内数据有效，那么就回在显示屏上出现电子枪回扫的轨迹。

消隐的时候我们干什么？消隐这个动作是显示屏（CRT）执行的，我们在编程时只要注意有这么个东西就行。

同步信号（包括HS和VS）是什么？这个就相当于一个数据起始信号，表明数据马上就要开始了。

如果撇开具体的设备，那么这个信号和AD、DA中常用的Sync(同步)、CS(片选)信号相当。

该信号一般为负电平，但对于有的显示器可不关心该信号的极性，因为它内部可自动转换正负逻辑。

对于普通的VGA显示器，需要引出5个信号：R,G,B:三原色；HS:行同步信号;VS:场同步信。

基于FPGA-CPLD的VGA显示系统设计

基于FPGA-CPLD的VGA显示系统设计

基于FPGA/CPLD的VGA显示系统设计和数据的存储。

用FPGA 对图像进行存储和整理，并产生驱动电路需要的各种控制波形由视频控制器对颜色缓冲器进行扫描，其中视频控制器可以读取像素颜色，用这些颜色来控制输出设备的亮度。

VGA 时序发生器模块产生显示器所需的时序，这是完成设计的关键，时序稍有偏差，显示必然不正常，甚至会损坏彩色显示器。

3、VGA 时序分析显示器采用光栅扫描方式，即轰击荧光屏的电子束在CRT(阴极射线管)屏幕上从左到右(受水平同步信号HSYNC 控制)、从上到下(受垂直同步信号VSYNC 控制)做有规律的移动。

光栅扫描又分逐行扫描和隔行扫描。

隔行扫描指电子束在扫描时每隔一行扫一线，完成一屏后再返回来扫描剩下的线，与电视机的原理一样。

隔行扫描的显示器扫描闪烁的比较厉害，会让使用者的眼睛疲劳。

目前微机所用显示器几乎都是逐行扫描。

逐行扫描是指扫描从屏幕左上角一点开始，从左向右逐点进行扫描，每扫描完一行，电子束回到屏幕的左边下一行的起始位置，在这期间，CRT 对电子束进行消隐，每行结束时，用行同步信号进行行同步;当扫描完所有行，形成一帧时，用场同步信号进行场同步，并使扫描回到屏幕的左上方，同时进行行场消隐，开始下一帧的扫描。

完成一行扫描所需时间称为水平扫描时间，其倒数称为行频率;完成一帧(整屏)扫描所需的时间称为垂直扫描时间，其倒数为垂直扫描频率，又称刷新频率，即刷新一屏的频率。

常见的有60Hz、75Hz 等。

VGA 显示器要正确显示图像关键还是如何实现VGA 时序。

视频电子标准协会( VESA, Video Electronics Standards Association)对显示器时序进行了规范。

VGA 的标准参考显示时序如图2、图 3 所示。

行时序和场时序都需要产。

使用 FPGA 控制 VGA 显示

使用 FPGA 控制 VGA 显示

使用FPGA 控制VGA 显示
显示器因为其输出信息量大，输出形式多样等特点已经成为现在大多数
设计的常用输出设备。

在FPGA 的设计中可以使用很少的资源，就产生VGA 各种控制信号。

这个示例在RHicSP2200B FPGA 开发板/学习板上使用VGA 接口在显示器上显示了文字以及简单的图形，可以作为VGA 显示设计的参考，如果在使用这个例子的过程中有任何问题都可以通过邮件说明：有效时间包括6 列过扫描边界列，有些时序表将这几列加在后沿和前沿中表 2 垂直时序
说明：有效时间包括 4 行过扫描边界行，有些时序表中将这几行加在后沿和前沿中。

*当有效时间增加时，它超过了vsync 信号的上升沿，因此前沿为－1
在实际设计中如何通过不同的系统频率确定适当的显示模式？例如在RhicSP2200 开发板中FPGA 的系统时钟频率为50MHz。

这个时钟频率可以用来设计显示800X600 模式，为了显示器显示效果好，采用场频（刷新频率）75Hz，那么帧长可以确定为666，而行总长设计为1000 像素。

根据以上所述，我们可以设计如Examples1 类似HDL 代码，使用这段代码在Valid 有效期间对RGB 中Blue 两位赋值1，得到一个蓝色屏幕显示边界如图1 所示。

色彩原理
RGB 色彩模式是工业界的一种颜色标准，是通过对红(R)、绿(G)、蓝(B)三个颜色通道的变化以及它们相互之间的叠加来得到各式各样的颜色的，RGB 即是代表红、绿、蓝三个通道的颜色，通过三种基本颜色亮度值从0~255 不同产生出其他各种颜色，这种模式叫加色模式。

为什么叫加色模式呢，举个例。