EDA实验2

实验三分频器一．实验目的1．设计几个实验要求分频器，并在实验箱上面实现；2．熟悉分频器的功用。

二．所用器件EDA实验箱、EP1K10TC100-3器件。

三．实验说明本实验主要是设计几个分频数值不同的分频器，并在实验板上面观察分频的结果显示。

虽然实验箱频率为多种，而实际使用的时候一个系统最好使用一个时钟，而系统中使用的其他各种频率需要在系统内部用分频器来产生，所以分频器是以后进行各种实验的关键。

本次实验主要用quatusII 的软件示波器来观察分频后的波形。

四．实验要求1．设计一个2 分频器，观察实验结果；2．设计一个28分频器，观察实验结果；3．设计一个210分频器，观察实验结果，并与上面一步的实验结果比较；三个分频器的源程序如下：Library IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY div ISPORT(CLK:IN STD_LOGIC;DIV1024CLK:OUT STD_LOGIC;DIV256CLK:OUT STD_LOGIC;DIV2CLK:OUT STD_LOGIC--2);END;ARCHITECTURE BEHA V OF div ISSIGNAL DIV256CLKTEMP,DIV1024CLKTEMP,DIV2CLKTEMP:STD_LOGIC;BEGINPROCESS(CLK)V ARIABLE DIV1C:STD_LOGIC_VECTOR(1 DOWNTO 0) ;V ARIABLE DIV512C,DIV128C:STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINIF CLK'EVENT AND CLK='1' THENDIV128C:=DIV128C+1;DIV512C:=DIV512C+1;DIV1C:=DIV1C+1;IF DIV128C=128 THENDIV256CLKTEMP<=NOT DIV256CLKTEMP;DIV128C:=(OTHERS=>'0');END IF;IF DIV512C=512 THENDIV1024CLKTEMP<=NOT DIV1024CLKTEMP;DIV512C:=(OTHERS=>'0');END IF;IF DIV1C=1 THENDIV2CLKTEMP<=NOT DIV2CLKTEMP;DIV1C:=(OTHERS=>'0');END IF;END IF;DIV256CLK<=DIV256CLKTEMP;DIV1024CLK<=DIV1024CLKTEMP;DIV2CLK<=DIV2CLKTEMP;END PROCESS;END BEHA V;五．实验结果：仿真显示如下:实验四 8位数码管扫描显示一、实验目的1．学习功能集成的设计方法；2．设计8位扫描数码显示器。

实验二差动放大电路的设计与仿真一、实验目的1、掌握对电压放大倍数有要求的带恒流源的差动放大电路的设计方法；2、掌握带恒流源的差动放大电路AVD 、AVD1、AVC、AVC1的测试方法二、实验要求1、设计一个长尾式差动放大电路，给定阻值为5.1kΩ的射极公共电阻，要求空载时的AVD 大于50。

2、测试电路两个三极管的静态工作点值和以及在该静态工作点下的β、rbe、rce值。

3、空载下给电路分别输入差模和共模交流小信号，分别测试电路的双端输出的差模增益AVD、单端输出的差模增益AVD1、双端输出的共模增益AVC 以及单端输出的共模增益AVC1值。

三、实验步骤（一）差动放大电路原理图（二）测试电路每个三极管的静态工作点值和β、r be 、r ce值。

1、β值的测量A Q1与Q2Ib1=9.01531uA Ib2=9.01531uA Ib3=13.73352uA Ic1=1.05261mA Ic2=1.05261mA Ic3=2.12317mA β1=β2=Ic/Ib=1052.61/9.01561=116.8β3=Ic/Ib=2123.17/13.73352=154.62、rbe的测量Rbe1=dx/dy=1/248.5878u=4.02kΩRbe3=dx/dy=1/248.5878=4.022kΩR0=Rbe3*（1+β2*R5/(Rbe2+R4//(R5+R3))）=121.0622kΩ3、rce值的测量Rce1=dx/dy=1/92.0630k=10.86kRce3=1/148.1688k=6.749k（三）测量AVD 、AVD1、AVC、AVC11、双端差模增益AVD实验值AVD =（Vod1-Vod2）/(Vid1-Vid2)=1.063/0.02=53.15理论值AVD=- [Rc//（RL/2）]/rbe=59.29 E=(59.29-53.15)/59.29=10%2、单端差模增益A VD1实验值：A VD1=V od1/(V id1-V id2)=(591.418-(-129.51))/20=36.0464 理论值A VD =-0.5 [Rc//（RL/2）]/rbe=29.645 E=（36.0464-29.645）/36.0460=17.7%3、双端共模增益A VC实验值： A VC =0.1212pv 理论值： A VC =04、单端共模增益AVC1实验值：A VC1=V oc1/V ic1=(591.41783-591.456722)/10=0.00388 理论值：A VC1=-[β(Rc//RL)]/[rbe+（β+1）2REE]=0.0041 E=(0.0041-0.00388)/0.00388=5.67%四、实验小结本次试验较上次实验来说难度有所降低，主要原因是对软件的使用变得熟练了，但是实验效果，以及实验应用方面却是极广，通过本次实验，我认识到差模输入时电压放大倍数较大，而共模输入时电压放大倍数极小。

实验二多路选择器的设计一、实验目的1、进一步熟悉QUARTUSII软件的使用方法和VHDL输入的全过程。

2、进一步掌握实验系统的使用。

二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。

三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。

2、通过仿真下载并通过硬件验证实验结果。

四、实验步骤1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDL File。

新建一个VHDL文件的过程如下：1）选择QUARTUSII软件中的File>New命令，出现New对话框。

如图2-2所示。

图2-1 新建设计文件选择窗口2）在New对话框（图2-1）中选择Device Design Files页下的VHDL File，点击OK按钮，打开VHDL编辑器对话框，如图2-2所示。

图2-2 VHDL编辑窗口1、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光盘中提供的示例程序。

2、编写完VHDL程序后，保存起来。

方法同实验一。

3、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。

4、编译仿真无误后，进行管脚分配，下表是示例程序的管脚分配表。

分配完成后，再进行全编译一次，以使管脚分配生效。

表2-1 端口管脚分配表5、“模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。

本次实验的模式选择到“6”（红色数码管上显示）。

6、用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。

观察实验结果是否与自己的编程思想一致。

五、实验现象与结果当设计文件加载到目标器件后，按键按键开关，LED会按照实验原理中的格雷码输入一一对应的亮或者灭。

六、实验报告1、绘出仿真波形，并作说明。

2、进一步熟悉QUARTUSII软件。

3、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下来。

EDA 技术与VHDL实验指导书通信实验室编制2012年9月实验一组合电路的设计 (3)实验二时序电路的设计.................................错误!未定义书签。

实验三8位全加器的设计................................错误!未定义书签。

实验四含异步清零和同步时钟使能的加法计数器的设计错误!未定义书签。

实验五十六进制七段数码显示译码器设计.错误!未定义书签。

实验六数控分频器的设计.............................错误!未定义书签。

实验七序列检测器的设计.............................错误!未定义书签。

实训一组合电路的设计一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程, 学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验内容1: 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤, 给出仿真波形。

最后在实验系统上进行硬件测试, 验证本项设计的功能。

2：将此多路选择器看成是一个元件mux21a, 利用元件例化语句描述一个双2选1多路选择器, 并将此文件放在同一目录中。

三、实验仪器ZY11EDA13BE型实验箱通用编程模块, 配置模块, 开关按键模块, LED显示模块。

四、实验原理1.2选1多路选择器的VHDL源代码ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;下图为本例2选1多路选择器的仿真图形2.双2选1多路选择器以下是部分参考程序:...COMPONENT MUX21APORT ( a, b, s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2, b=>a3, s=>s0, y=>tmp);u2 : MUX21A PORT MAP(a=>a1, b=>tmp, s=>s1, y=>outy);END ARCHITECTURE BHV ;五、实验报告:根据以上的实验内容写出实验报告, 包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验二负反馈放大器设计与仿真1.实验目的（1）熟悉两级放大电路设计方法。

（2）掌握在放大电路中引入负反馈的方法。

（3）掌握放大器性能指标的测量方法。

（4）加深理解负反馈对电路性能的影响（5）进一步熟悉利用Multisim仿真软件辅助电路设计的过程。

2.实验要求1）设计一个阻容耦合两极电压放大电路，要求信号源频率10kHz(峰值1mv)，负载电阻1kΩ,电压增益大于100。

2）给电路引入电压串联负反馈：①测试负反馈接入前后电路的放大倍数，输入输出电阻和频率特性。

②改变输入信号幅度，观察负反馈对电路非线性失真的影响。

3.实验内容反馈接入前的实验原理图：1.放大倍数：Au=0.075V/0.707mV=106.0822.输入电阻：Ri=0.707mV/94.48nA=7.483kΩ3.输出电阻：Ro=0.707V/143.311nA=4.934kΩ4.频率特性：fL=357.094Hz,fH=529.108kHz输出开始出现失真时的输入信号幅度：19.807mV反馈接入后的实验电路：开关闭合之后：1.放大倍数：Af=7.005mV/0.707mV=9.9082.输入电阻：Ri=0.707mV/0.198uA=3.57kΩ3.输出电阻：Ro=0.707mV/0.096mA=7.364Ω4.频率特性：fL=67.134Hz,fH=6.212MHz输出开始出现失真时的输入信号幅度≈197mV4.理论值分析由于三极管2N2222A的β=220，所以反馈接入前第一级rbe1=rb+βVT/Ic=6.7kΩ第二级rbe2=rb+βVT/Ic=6.5kΩ第二级输入电阻Ri’=R8||(R7+40%R13)||rbe2=3.65kΩ放大倍数Au=βR4||Ri’*R9||R12/([rbe1+(1+β)R1]rbe2)=107.034输入电阻Ri=R3||(R2+30%R5)||[rbe1+(1+β)R1]=7.484kΩ输出电阻Ro=R9=5.1kΩ反馈接入后：F=0.101放大倍数Af=Au/(1+AuF)=9.056输入电阻Rif=R3||(R2+30%R5)||(1+AuF)Ri=3.621kΩ输出电阻Rof=Ro/(1+AoF)=7.425Ω所以可以得出结论Af≈1/F5.实验结果分析由仿真结果以及理论计算值可以看出，接入负反馈后，放大倍数明显下降,输入电阻变化不明显，输出电阻明显下降，原因是接入电压并联负反馈之后，输出电压基本稳定而输出电流由于负反馈的增加而变大，导致输出电阻变小。

实验一QUARTUS II软件安装、基本界面及设计入门一、实验目的：QUARTUSII是Altera公司提供的EDA工具，是当今业界最优秀的EDA设计工具之一。

提供了一种与结构无关的设计环境，使得电子设计人员能够方便地进行设计输入、快速处理和器件编程。

通过本次实验使学生熟悉QUARTUSII软件的安装，基本界面及基本操作，并练习使用QUARTUS的图形编辑器绘制电路图。

二、实验内容：1、安装QUARTUSII软件；2、熟悉QUARTUSII基本界面及操作；3通过一个4位加法器的设计实例来熟悉采用图形输入方式进行简单逻辑设计的步骤。

三、实验仪器：1、PC机一台；2、QUARTUSII软件；3、EDA实验箱。

四、实验原理：4位加法器是一种可实现两个4位二进制数的加法操作的器件。

输入两个4位二进制的被加数A和B，以及输入进位Ci，输出为一个4位二进制和数D和输出进位数Co。

半加操作就是求两个加数A、B的和，输出本位和数S及进位数C。

全加器有3位输入，分别是加数A、B和一个进位Ci。

将这3个数相加，得出本位和数（全加和数）D和进位数Co。

全加器由两个半加器和一个或门组成。

五、实验步骤：安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

设计半加器：在进行半加器模块逻辑设计时，采用由上至下的设计方法，在进行设计输入时，需要由下至上分级输入，使用QuartusIIGraphic Editor进行设计输入的步骤如下。

（1）、打开QUARTUSII软件，选择File-new project wizard…新建一个设计实体名为has的项目文件；（2）、新建文件，在block.bdf窗口下添加元件符号，并连接。

如下图：半加器原理图（3）、将此文件另存为has.gdf的文件。

（4）、在主菜单中选择Processing→Start Compilation命令，系统对设计进行编译，同时打开Compilation Report Flow Summary窗体，Status视图显示编译进程。

实验2原理图输入法设计8位二进制全加器一、实验目的进一步熟悉QuartusⅡ的使用方法，学习时序仿真。

二、实验内容用V erilog HDL设计一个8位二进制全加器。

可以直接编写程序，也可以利用例化语句调用1位全加器构成8位全加器。

并进行编译、综合、适配和仿真。

三、实验步骤：1.为本项工程设计建立文件夹2.建立V erilog HDL文件3.存盘并建立工程4.全程编译5.时序仿真⑴建立矢量波形文件菜单操作：file—new图2-1 选择编辑矢量波形文件图2-2 波形编辑器⑵设置仿真时间长度菜单操作：Edit—end time图2-3 设置仿真时间长度⑶存盘图2-4 vwf激励波形文件存盘⑷将工程test2的端口信号选入波形编辑器中。

菜单操作：View—Utility Windows—Node Finder，并按图2-5 向波形编辑器拖入信号节点选项：Look：工程名；filer：Pins all⑸编辑输入波形单击输入信号a使之变成蓝色条，激活波形编辑器图2-6波形编辑器按图2-7设置输入信号a的周期在Tool Zoom 状态下调整波形图图2-8 设置好的激励波形图⑹菜单操作：Assignments –setting进入以下窗口：图2-9 选择仿真控制图2-10 仿真波形输出图2-11 选择全时域显示⑺仿真：Processing-Start Simulation 或。

注：该实验也可用硬件测试的方法来验证其设计的正确性。

四、实验报告详细叙述实验内容所要求的设计流程；给出仿真波形图；给时序分析情况。

五、参考程序module ADDER8B(A,B,CIN,COUT,DOUT);output [7:0] DOUT; output COUT;input [7:0] A,B; input CIN; wire [8:0] DA TA;assign DA TA =A+B+CIN;assign COUT=DA TA[8];assign DOUT=DA TA[7:0];endmodule。

EDA 第二次试验报告一、实验目的：利用QuartusII 软件，采取VHDL 语言编程和LPM 实现的方式设计比较电路，从而熟悉硬件描述语言和LPM 元件定制。

二、实验设计方案： 1、原理说明：当输入两位二进制数A 和B ，设A=A2A1,B=B2B1。

首先从高位开始比较，即比较A2、B2大小。

若A2>B2,则输出F1为1；若A2<B2,则输出F2为1。

当A2=B2时，则再比较低位A1、B1大小，若A1=B1,则输出F3为1。

2、结构框图：三、实验过程：比较电路：设计一个能实现两个二位数比较的电路，如下图所示，根据A 数是否大于、小于、等于B 数，相应输出端F1、F2、F3为1，设 A=A2A1，B=B2B1，当A2A1>B=B2B1时，F1为1；A2A1<B=B2B1时，F2为1；A2A1=B=B2B1时，F3为1。

VHDL 实现：1、 新建工程所在的文件夹名称为bijiao 、工程名为bijiao 、顶层实体名称为bijiao ，之后再新建VHDL 文件，以下为其编译并通过的代码： library IEEE;use IEEE.std_logic_1164.all; entity bijiao is二位数据Ａ二位数据ＢLPM 定制实现比较电路 VHDL 实现比较电路输出F1或F2或F3结果波形仿真验证硬件试验箱验证比较电路A2 A1 B2B1F1 F2 F3> < =port( a2,a1:in STD_LOGIC; b2,b1:in STD_LOGIC; f1,f2:buffer STD_LOGIC; f3:out STD_LOGIC); end bijiao;architecture bijiao_arch of bijiao is beginf1<=(a2 and(not b2)) or (a1 and(not b1)and a2) or (a1 and(not b1)and (not b2));f2<=(( not a2) and b2) or (( not a2) and ( not a1)and b1) or ((not a1) and b1 and b2);f3<=not( f1 or f2);end bijiao_arch;VHDL 分析调试工具RTL viewer:2、 新建波形文件进行波形仿真：功能仿真结果：a1.b1.c1a2'.b2a1'.a2'.b1a2'.b2a1.b1'a1.a2.b1'(a2’.b2)+(a2’.a1’.b1)+(a1’.b1.b2)a1.b1’.b2’(a2.b2’)+(a1.b1’.a2)+(a1.b1’.b2’)(f1+f2)’参数设置：输入数据A （a2a1）的参数设置：End Time ：2.0 us Gard Size: 400ns 输入数据B （b2b1）的参数设置：End Time ：2.0 us Gard Size: 100ns 信号A 、B 的属性：二进制 输出端属性：二进制图示结论：当A 输入为00时,若B 也为00,则f1f2f3显示结果为001，其表示f3为1，即A=B ；当A 输入为00时,若B 为01、10、11,则f1f2f3显示结果为010，其表示f2为1，即A=<B ；当A 输入为01时,若B 为00,则f1f2f3显示结果为100，其表示f1为1，即A>B ；时序仿真结果：当输入由某一种取值组合变成另一种取值组合时，由于竞争使得电路产生了与稳态输出不同的、暂时的错误输出，即为冒险。

南京理工大学EDA(二)实验报告学号：姓名：学院：指导老师：时间: 2014年11月30日摘要：本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计多功能数字钟，可以实现正常的时、分、秒的计数功能，分别由六个数码管显示计时，可以利用开关实现系统的计时保持、清零和校分、校时、校星期的功能。

同时，该电路系统还可以完成在59'53'', 59'55'', 59'57''低音报时, 59'59''高音报时的基本功能。

在此基础上，本实验还设计了扩展功能，包括星期计时、校星期以及通过开关与门电路切换到秒表计时的功能。

我原本还尝试设计闹钟的功能，但是闹钟的扩展功能还不够完善，目前完成了切换显示部分，但是报时还存在缺陷。

在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到 SmartSOPC 实验系统上验证设计的正确性。

关键词：QuartusII，数字钟，分频，计时显示，保持清零，校分校时校星期，报时，星期计数，秒表Abstract：This experiment is based on QuartusⅡ，with the help of knowledge regarding the digital logic circuits and system design,to design a multifunctional digital clock. The basic function of the multifunctional digital clock is a 24-hour timer, and the exact time can be showed by six led lights. Also we can achieve the functions like time keeping, clearing and time and week adjusting by using the switches. Beyond the basic function, I improved the multifunctional digital clock and it can beep in low frequency at 59'53'', 59'55'', 59'57'' and in high frequency at 59'59''. Based onthis the basic design,I also design extra functions,including week timer ,week-time adusting and the stopwatch which can be exchanged by using the switchs and several circuits of logic and doors.Also I intended to design the alarm clock.，but unfortunately，the extra function of alarm clock is not perfect.Currently,I just have finished the functions containing the parts of exchange and display.But the part of beeping still needs improved.All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to test the accuracy of the design.Key words: QuartusⅡ, digital clock ，reckon by time and display，time keeping and clearing, time adjusting, chiming, week timer，stopwatch目录一、题目简介 (5)二、设计要求 (5)三、方案论证 (5)四、设计原理 (6)1 脉冲发生器 (6)2 计数器设计 (9)3 计时电路、校正电路 (12)4 报时电路 (15)5 译码显示器 (16)五、附加功能 (18)1 星期功能 (18)2 秒表功能 (18)3 倒计时器 (18)4 开关复用 (19)5 切换电路............................................................................................. 错误!未定义书签。

EDA实验二七段数码管显示译码的设计一、实验目的1、掌握七段数码管译码器的工作原理；2、学会运用波形仿真测试检验程序的正确性；3、学会运用波形仿真测试检验程序的正确性。

二、实验设备ZYE1502C型实验箱三、内容要求1、用拨位开关输入8421BCD码，七段数码管显示“0－F”16个16进制的数字。

2、观察字符亮度和显示刷新的效果：（1）在8个七段数码管上同时显示某一数字；（2）在8个七段数码管上动态显示某一数字。

3、扩展内容：（1）动态显示时，能即时改变显示的顺序；（2）动态显示时，实现显示数字从0~F的循环显示。

四、实验步骤1、输入：设计部分采用VHDL语言完成；2、编译；3、仿真；4、下载；5、连线。

（1）四个拨位开关（在P1、P2处选择）连接D3、D2、D1、D0信号所对应的管脚。

时钟CLK所对应的管脚同实验箱上的时钟源相连。

（2）扫描片选信号DIG（0 TO 3）的管脚同七段数码管（共阴）相连；（3）七段数码管驱动信号A,B,C,D,E,F,G的管脚分别同扫描数码管的段输入PCLK处的连接线孔A,B,C,D,E,F,G相连。

五、实验报告1、论述实验过程和步骤；2、填写正确的实验结果。

（1）通过两种显示效果分析：字符显示亮度同扫描频率的关系，且让人眼感觉不出光闪烁现象的最低扫描频率是多少？答：扫描频率越高，显示亮度越低。

人眼看是否闪烁与所用的时钟和分频方式有关，在频率稳定和分频均匀的情况下，最低扫描频率为256Hz，若分频不均匀或频率不稳定，则需更高频率。

（2）字形编码的种类，即一个7段数码管可产生多少种字符，产生所有字符需要多少根被译码信号线？答：一个7段数码管可产生2^7=128种字符,产生所有字符至少需要7根被译码信号线。

但假如只编译0-F，16个字符，则至少只需要4根被译码信号线。

六、实验小结。

答：1、不同控制端需要预先分配控制优先级，否则编写的时候会出现很多问题。

优先级分为普通和特殊，一般错误情况可以跨越权限显示出来。