南理工EDA2多功能数字钟设计实验报告(蒋立平)——优秀

南京理工大学电工电子综合实验（II）实验报告姓名：学号：学院：专业：指导老师：目录一、实验内容 (3)二、设计原理 (3)分部原理图 (4)1.脉冲信号发生电路 (4)2.计时与显示电路 (4)3.校分电路 (5)4.清零电路 (6)5.报时电路 (7)整体原理图 (8)三、遇到的问题及解决方法 (9)四、实验体会 (9)五、附录 (10)1.元件清单 (10)2.芯片引脚图和功能表 (11)3.参考文献 (12)一、实验内容1、设计一个脉冲发生电路，为计时器提供脉冲、为报时电路提供驱动蜂鸣器的1HZ脉冲信号。

2、设计计时电路，完成 0分00秒—9分59秒的计时功能。

3、设计清零电路，具有开机自动清零功能，并且在任何时候，闭合清零开关，可以进行计时器清零。

4、设计校分电路，在任何时候，闭合校分开关，可进行快速校分。

5、设计报时电路，使数字计时器从9分53秒开始报时，每隔两秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1KHZ），9分59秒发高音（频率2KHZ）。

二、设计原理数字计时器由计时电路、译码显示电路、脉冲发生电路、校分电路、清零电路和报时电路这几部分组成。

其原理框图如下：图1：数字计时器原理框图数字计时器以一个标准频率（1Hz）进行计数，实验使用了石英晶体振荡器构成脉冲发生电路以保证其准确与稳定。

为使电路更加简单，使用CD4518对计时器的秒个位和分十位进行计数，用74LS161构成模六（六进制）计数器实现对秒的十位进行计数。

利用计数器的异步清零端，通过简单的电路使电路具有开机清零功能和随时清零功能。

利用校分电路，校正分时刻的数字，并可以利用校分先于蜂鸣电路来节省时间。

分部原理图：1.脉冲信号发生电路振荡器是数字时钟的重要组成部分。

石英晶体振荡器提供的脉冲频率为32768Hz（=215Hz），而分频器CC4060的最大分频系数是214，因此两者组合最小可提供2Hz的脉冲信号，为得到秒脉冲信号，还需经过一个二分频器件（由D 触发器74LS74实现）。

eda多功能数字钟实验报告
《EDA多功能数字钟实验报告》
摘要：
本实验通过对EDA多功能数字钟的组装和测试，探索了数字钟的功能和性能。

实验结果表明，EDA多功能数字钟具有精准的时间显示、多种闹铃设置、温度
和湿度监测等功能，是一款实用且性能稳定的数字钟产品。

引言：
数字钟作为现代生活中不可或缺的家居用品，其功能和性能一直备受关注。

本
次实验选择了EDA多功能数字钟作为研究对象，旨在通过对其组装和测试，深
入了解数字钟的各项功能和性能指标。

实验方法：
1. 组装数字钟：按照产品说明书，将数字钟的各个部件进行组装，并确保连接
牢固。

2. 功能测试：测试数字钟的时间显示、闹铃设置、温度和湿度监测等功能。

3. 性能测试：对数字钟的时间精准度、闹铃响铃声音、温度和湿度监测准确度
等进行测试。

实验结果：
1. 时间显示：数字钟的时间显示精准，误差在1秒以内。

2. 闹铃设置：数字钟支持多组闹铃设置，响铃声音清晰、音量适中。

3. 温度和湿度监测：数字钟的温湿度监测准确度高，与实际环境温湿度相符合。

讨论：
通过本次实验，我们发现EDA多功能数字钟具有精准的时间显示、多种闹铃设
置、温度和湿度监测等功能，性能稳定，符合用户对数字钟的基本需求。

同时，数字钟的组装和操作也相对简单，适合家庭使用。

结论：
EDA多功能数字钟是一款实用且性能稳定的数字钟产品，能够满足用户对数字
钟的基本需求。

在未来的生活中，数字钟将继续扮演重要的角色，为人们的生
活提供便利。

致谢：
感谢实验中提供支持和帮助的老师和同学们。

EDA(Ⅱ)实验报告——多功能数字钟设计摘要本实验利用ALTERA公司的QUARTUSⅡ开发平台，对Cyclone系列的EP1C12Q240C8芯片进行开发，以实现数字钟。

具体功能有：计时，校时校分，清零，闹铃，整点报时等。

AbstractIn this study, the company's QUARTUS Ⅱ ALTERA development platform, on the Cyclone series EP1C12Q240C8 chip development to digital clock. Specific features include: time, school hours when the school, clear, alarm, and so the whole point timekeeping.关键字FPGA QUARTUSII 设计多功能数字钟KeywordsFPGA QUARTUSII design multi-function digital clock目录一、设计要求说明二、方案论证三、各子模块设计原理1、脉冲发生模块(1) 48分频(2) 1000分频(3) 计时信号的产生2、模块设计(1)24小时模块（2）报时电路模块（3）较时较分清零模块说明（4）闹钟模块1.闹钟清零2.闹钟较分较时3、译码显示模块（1）译码显示（2）显示转换模块4、整体电路构成附各开关使用说明四、编译及仿真下载1、编译2、下载五、结论六、设计感想1、设计过程中遇到的问题及解决方法2、设计的收获与感受七、参考文献设计报告一、设计要求说明设计基本要求：1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；设计提高部分要求1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率500Hz,59’59”时报时频率为1KHz, ）；2、闹表设计功能；二、方案论证本次实验是通过脉冲发生电路产生1Hz的频率作为计时电路的脉冲，计时电路是由两个模60的电路分别作为秒和分，一个模24的电路作为时，计时电路通过译码显示电路在七段数码管上显示；校分校时电路则是通过一个或门分别与秒的进位信号和分的进位信号相或，用或门的输出端控制分和时的计数器使能端使其计数；清零电路则是通过控制秒、分、时的计数器的清零端，使其一并清零；报时电路是根据所要求的时间由计时电路产生反馈信号再跟要求的报时频率相与后输出端跟蜂鸣器相连即可产生相应频率的报时信号。

南京理⼯⼤学EDA（2）实验报告南京理⼯⼤学EDA(2)实验报告--------多功能数字钟学⽣姓名：林晓峰学号：912104220143 专业：通信⼯程指导教师:2014年12⽉10⽇摘要本次实验利⽤QuartusII7.0软件设计了⼀个具有24⼩时计时、保持、清零、快速校时校分、整点报时、动态显⽰等功能的的多功能数字钟。

并利⽤QuartusII7.0软件对电路进⾏了详细的仿真，同时通过SMART SOPC实验箱对电路的实验结果进⾏验证。

报告分析了整个电路的⼯作原理，还分别说明了设计各⼦模块的⽅案和编辑、仿真、并利⽤波形图验证各⼦模块的过程。

并且介绍了如何将各⼦模块联系起来，合并为总电路。

最后对实验过程中产⽣的问题提出⾃⼰的解决⽅法。

并叙述了本次实验的实验感受与收获。

关键词：QuartusII7.0 多功能数字钟保持清零整点报时校时校分动态显⽰ SMART SOPCAbstractThis experiment uses the QuartusII7.0 software todesign one to have 24 hours time, the maintenance, the reset,the fast timing school minute,the integral point reportstime and so on digital clocks.And using the QuartusII software realizes the multi-purpose digital clock simulation. Through the SmartSOPC experiment box, I confirm the result of this experiment.The report analyzes the electric circuit principle of work,and also illustrates the design of each module and editing, simulation, and the process of using the waveformto testing each Sub module. Meanwhile,it describes how the modules together, combined for a total circuit. Finally the experimental problems arising in the process of presenttheir solutions. And describes the experience and resultof this experiment.Keywords：QuartusII7.0 Digital clock maintenancereset time alarm change minute and hour quickly dynamic display SMART SOPC⽬录封⾯ (1)摘要 (2)Abstract (3)⽬录 (4)1．设计要求 (5)2．实验原理 (6)3．模块电路设计 (7)3.1 脉冲发⽣电路 (7)3.2计数器 (10)3.3计时校正电路 (13)3.4整点报时电路 (17)3.5译码显⽰电路 (18)3.6附加电路 (19)4. 总电路图 (20)5．电路下载 (20)6．实验感想和收获 (21)6.1遇到的问题与解决⽅案 (22)6.2收获与感受 (23)6.3期望及要求 (23)7. 参考⽂献 (23)1.设计要求本次EDA设计利⽤Quartus II7.0软件设计⼀个多功能数字钟，并下载到Smart SOPC实验系统中进⾏验证。

EDA设计Ⅱ实验报告——多功能数字钟设计姓名：学号：11042203**指导老师：姜萍完成时间：2013年12月目录一、实验内容及要求 (5)二、电路设计原理 (5)三、各子模块设计 (7)1、脉冲信号发生电路 (7)2、计时电路 (10)3、译码显示电路 (15)4、校分(时)电路 (16)5、保持电路和清零电路 (18)6、整点报时电路 (18)7、最终的时钟电路 (19)四、调试仿真和编程下载 (20)五、实验总结 (21)附录、参考文献 (23)摘要：数字钟已经成为我们生活中不可或缺的一部分。

本文的内容便是多功能数字钟的设计，其具有24小时计时，调整时间，时间清零，时间保持，整点报时的功能。

首先文章介绍了实验的内容和要求，并对多功能数字钟的设计原理进行了介绍。

实验采用分模块设计最终整合的方法，对每一个模块进行封装，最终整合成一个总体的实验电路，完成多功能数字钟所要求的功能。

接着文章介绍了具体的试验方法和步骤。

我们利用可编程逻辑器件，在QuartusII软件上进行设计，实现多功能，这就是所谓的FPGA。

我们先是设计分频电路，对实验箱上的48MHZ信号进行分频得到所需信号，接着设计计时和译码显示电路，利用软件的仿真功能验证模块设计的正确性。

然后分别设计校分校时电路，保持清零电路，整点报时电路模块，仿真验证模块的正确性。

最后将各个模块整合，组合成完整的数字钟电路。

最后在对电路的引脚进行分配后，下载到SmartSOPC试验系统中，验证电路的设计是否正确。

关键词：数字钟，FPGA ，QuartusII，SmartSOPC，分模块设计Summary：Digital clock has been an necessary part of our daily life.The content of this essay is the design of multi-function digital clock, which has the functions of 24-hour timer,time adjustment, time cleared, the time to maintain, the whole point timekeeping and alarm.First,the content and demands of experiment is presented in the essay,the design principle of multi-function digital clock is also introduced.The method of module integration after designing and simulating each module is taken to implement the experiment.After packaging all module,all the modules are integrated to realize the final electric circuits,implementing all the demands of multi-function digital clock design.Second,the method and steps of the experiment is ing programmable logic devices,the electric circuits are designed in software QuartusII to realize the multi-function,which is called FPGA. Firstly, the frequency dividing circuit is designed to get the frequency required by dividing the frequency of 48MHZ from the experiment box.Then,the timing circuit and decoding-and-display circuit are also designed,which are all simulated in software to test their validity.After all,the timeadjustment circuit,the time maintain circuit,the time cleared circuit and the alarm circuit are also designed,which are simulated in the software to test their correctness.After packaging all the circuits into modules,the modules are integrated to finish the multi-function digital clock design.Last,the final circuit is downloaded to the SmartSOPC experiment system to test its validity after assigning all the pins of the final circuits.Keywords:digital clock, FPGA ，QuartusII，SmartSOPC，points module design一、实验内容及要求1、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。

南京理工大学EDA(二)实验报告学号：姓名：学院：指导老师：时间: 2014年11月30日摘要：本实验通过使用 QuartusⅡ软件，并结合数字逻辑电路的知识设计多功能数字钟，可以实现正常的时、分、秒的计数功能，分别由六个数码管显示计时，可以利用开关实现系统的计时保持、清零和校分、校时、校星期的功能。

同时，该电路系统还可以完成在59'53'', 59'55'', 59'57''低音报时, 59'59''高音报时的基本功能。

在此基础上，本实验还设计了扩展功能，包括星期计时、校星期以及通过开关与门电路切换到秒表计时的功能。

我原本还尝试设计闹钟的功能，但是闹钟的扩展功能还不够完善，目前完成了切换显示部分，但是报时还存在缺陷。

在利用 QuartusⅡ进行相应的设计、仿真、调试后下载到 SmartSOPC 实验系统上验证设计的正确性。

关键词：QuartusII，数字钟，分频，计时显示，保持清零，校分校时校星期，报时，星期计数，秒表Abstract：This experiment is based on QuartusⅡ，with the help of knowledge regarding the digital logic circuits and system design,to design a multifunctional digital clock. The basic function of the multifunctional digital clock is a 24-hour timer, and the exact time can be showed by six led lights. Also we can achieve the functions like time keeping, clearing and time and week adjusting by using the switches. Beyond the basic function, I improved the multifunctional digital clock and it can beep in low frequency at 59'53'', 59'55'', 59'57'' and in high frequency at 59'59''. Based onthis the basic design,I also design extra functions,including week timer ,week-time adusting and the stopwatch which can be exchanged by using the switchs and several circuits of logic and doors.Also I intended to design the alarm clock.，but unfortunately，the extra function of alarm clock is not perfect.Currently,I just have finished the functions containing the parts of exchange and display.But the part of beeping still needs improved.All the designing and simulating work are based on QuartusⅡ. After all the work finished on computer, I downloaded the final circuit to SmartSOPC experiment system to test the accuracy of the design.Key words: QuartusⅡ, digital clock ，reckon by time and display，time keeping and clearing, time adjusting, chiming, week timer，stopwatch目录一、题目简介 (5)二、设计要求 (5)三、方案论证 (5)四、设计原理 (6)1 脉冲发生器 (6)2 计数器设计 (9)3 计时电路、校正电路 (12)4 报时电路 (15)5 译码显示器 (16)五、附加功能 (18)1 星期功能 (18)2 秒表功能 (18)3 倒计时器 (18)4 开关复用 (19)5 切换电路............................................................................................. 错误!未定义书签。

南京理工大学电工电子实验报告（多功能数字计时器设计）1. 电路功能设计要求介绍2. 电路原理简介3. 单元电路设计3.1 脉冲发生电路3.2 计时电路3.3 译码显示电路3.4 清零电路3.5 校分电路3.6 仿电台报时电路4.总电路图5.电路调试和改进意见6.实验中遇到的问题、出现原因及解决方法7.实验体会8.附录8.1 元件清单8.2 芯片引脚图和功能表9.参考文献1.电路功能设计要求1、设计制作一个0分00秒～9分59秒的多功能计时器,设计要求如下：1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ），为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ）；12）设计计时电路：完成0分00秒～9分59秒的计时、译码、显示功能；3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。

4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。

（校分隔秒）5）设计报时电路：使数字计时器从9分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率1kHz），9分59秒发高音（频率2kHz）；6）系统级联。

将以上电路进行级联完成计时器的所有功能。

7）可以增加数字计时器附加功能：定时、动态显示等。

2. 电路原理简介数字计时器由计时电路、译码显示电路、脉冲发生电路、校分电路、清零电路和报时电路这几部分组成。

其原理框图如下：3. 单元电路设计3.1 脉冲发生电路振荡器是数字钟的核心。

采用石英晶体构成振荡器电路，产生稳定的高频脉冲信号，作为数字钟的时间基准，再经过分频器输出标准秒脉冲（1HZ）。

分频器的功能主要有两个：一是产生标准秒脉冲（1HZ）。

二是提供功能扩展电路所需驱动脉冲信号（1KHZ、2KHZ）。

15 采用晶体的固有频率为32768HZ=2HZ。

2CC4060、74LS74电路图如下所示：2Q5Q4Q143.2 计时电路CC4518（分位、秒个位）、74LS161（秒十位）“0”“1”“o”“0”3.3 译码显示电路译码器 CC4511 显示器共阴LED七段字型数码管 33.4 清零电路3.5 校分电路3.6 仿电台报时电路44.总电路图Q5Q42Q145.电路调试和改进意见先接显示电路，显示电路接完，接入电源，当三个数码管都能正常显示8的时候说明接入正确。

EDA设计实验报告——基于Quartus II的多功能数字钟设计院系：电子工程与光电技术学院专业：电子信息工程学号：0810210232姓名：史耀亮指导老师：蒋立平时间：2011年4月25日—4月28日多功能数字钟摘要：利用QuartusII软件采用模块化设计方法、自顶向下设计理念，设计一个具有24小时计时功能的电子钟。

实验全部用VHDL语言编写。

软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。

实现并充分领略硬件设计软件化的精髓。

关键词：数字钟模块化硬件Abstract：Using the QuartusII software to design a digital-bell that has timing function for 24 hours with modular design method and top-down concept. The whole experiment is written in VHDL. After emulating and debugging successfully, translate and edit the code. Then, download the result to the programmable SmartSOPC system and test in hardware. Realizing the soul of designing hardware by software.Key word: digital-bell modular hardware目录一、设计内容简介-------------------------------------3二、设计要求-----------------------------------------3三、方案论证（整体电路设计原理）---------------------3四、子模块设计原理-----------------------------------41、脉冲产生电路-------------------------------42、计时电路-----------------------------------53、显示电路----------------------------------104、清零电路----------------------------------145、校时校分电路------------------------------146、整点报时电路------------------------------157、闹钟设定电路------------------------------168、音乐闹钟电路------------------------------179、电路模块总图------------------------------21五、实验中遇到的问题及解决方法----------------------28六、结论--------------------------------------------29七、实验心得----------------------------------------29八、参考文献----------------------------------------29一、设计内容简介设计一个数字钟，可以完成24小时的计时功能，并在控制电路的作用下具有清零、快速校分、快速校时、整点报时、音乐闹钟等功能。

南京理工大学EDA（Ⅱ）实验报告——多功能数字钟姓名：学号：学院：指导教师：时间：2014/11/3~2014/11/7摘要日益复杂的电子线路使得基于原理图的设计越来越复杂，甚至不切实际。

硬件描述语言的诞生，对设计自动化起到了极大的促进和推动作用。

Verilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，实现了从算法级、门级到开关级的多种抽象设计层次的数字系统建模，具有仿真，验证，故障模拟与时序分析等功能。

本文利用Verilog HDL语言，采用自顶向下的设计方法设计多功能数字钟，并通过QuartusⅡ分块进行了仿真。

此程序通过下载到FPGA芯片后,可实现实际的数字钟显示，具有基本的计时显示和设置，时间校正，整点报时，12h/24h转换，闹钟设置和闹铃控制的功能。

关键词: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，数字钟AbstractThe development of electronic circuit has grown to be too complicated to be designed base on schematic diagram. The birth of HDL accelerated the development of electronic design automation drastically. Verilog HDL is one of the HDL with multiple and strong functions.In this thesis, a complex digital system is designed in the bottom-up way with Verilog HDL and is simulated by QuartusⅡ. The function of a digital clock can be realized by downloading the program to FPGA, which includes timing, time-setting, hourly chiming, 12/24transforming, bell-setting and bell-controlling.Keywords: FPGA, Verilog HDL, QuartusⅡ, EP3C25F324C8，Digital clock目录摘要Abstract第一章数字钟设计要求说明第二章数字钟的设计思路和工作原理第三章模块的Verilog HDL设计与仿真3.1 计数器模块3.2 基本计时顶层模块3.3 分频模块3.4 整点报时模块3.5闹钟模块3.6 LED数码管显示模块3.7 数字钟顶层模块第四章FPGA实现第五章总结5.1 遇到的问题与解决方案5.2 尚存在的不足之处5.3 收获与感悟参考文献第一章数字钟设计要求说明（一）数字钟可以正常进行基本的时，分，秒计时功能。

『EDA设计II』课程实验报告姓名学号学院指导教师时间 2011年 05月多功能数字钟摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。

本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。

关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function.Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock目录一设计要求说明 (3)1 实验目的 (3)2 实验要求 (3)二方案论证 (4)1 总体电路图 (5)2 基本计时电路工作原理 (5)3 附加闹钟电路工作原理 (5)4 多功能数字钟原理框图 (6)三基本计时电路各子模块工作原理 (6)1 脉冲发生电路 (6)2 计时电路 (10)3 校时、校分、保持、清零电路 (14)4 动态译码显示电路 (16)5 报时电路 (18)6 消颤开关组电路 (19)7 基本计时电路综合 (21)四闹钟电路子模块工作原理 (24)1 闹钟消颤开关与闹钟校时校分清零电路 (24)2 闹钟与计时校时分复用电路 (27)3 比较电路 (28)4 2选1 显示复用电路 (28)5 闹钟与整点报时复用电路 (29)五程序下载 (30)六实验总结与感想 (30)1 实验中出现的问题总结 (30)2 实验感想 (31)一、设计要求说明1、实验目的1）掌握较为复杂逻辑电路的设计方法。

南京理工大学EDA设计（II）实验报告摘要本篇报告主要阐述了EDA实验中多功能数字钟的设计制作过程，此多功能数字钟具有计时、校准、保持清零、整点报时、及星期显示等多种功能。

设计过程中采用层次化的设计方法，按功能将数字钟划分为多个模块，最终将各个模块有序组合完成整个设计要求。

其中采用框图设计各功能模块中的数字逻辑电路，在QuartusⅡ7.1中完成模块的功能仿真测试，最终将电路下载Cyclone Ⅲ系列芯片中的EP3C25F324C8芯片中实现数字钟的功能。

关键词多功能数字钟层次化Block Diagram 仿真测试AbstractThis report mainly addressed the process of designing the multi-functional digital clock of the EDA experimen .The multi-functional digital clock has the function of timing, calibration, keeping and clearing, the whole point timekeeping, and week display.The whole designing progress used the method of hierarchical.According to the functions,thedigitial clock was divided into several modules,eventually complete the design requirements with the combination of each module.It must be mentioned that the Block Diagram was used to describe the digital logic circuits.The functional simulation was completed under the environment of QuartusⅡ7.1.At last,it was downladed to EP3C25F324C8 chip of Cyclone Ⅲto achieve the function of multi-functional digital clock.Keywords multi-functional digital clock Hierarchical Block Diagram simulation目录一、设计要求说明 (4)二、方案论证 (4)三、子模块设计原理 (5)3.1 脉冲发生电路 (5)3.2 校分计时电路 (9)3.3 报时电路 (14)3.4 译码显示电路 (16)3.5 清零、保持功能 (18)3.6 总电路 (18)3.7 引脚设计 (19)四、调试 (19)五、编程下载 (19)六、结论 (20)七、附加电路 (20)八、实验感想 (20)参考文献 (21)多功能数字钟一、设计要求说明利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。

EDA数字钟的设计指导老师：谭雪琴姜萍姓名：张羊学院：电子工程与光电技术学院专业：真空电子技术学号：0804620127完成时间：2011年4月目录：一.设计要求………………………………………………………………二.方案论证………………………………………………………………三.子模块设计……………………………………………………………1.频率源设计……………………………………………………………①模48计数器的设计………………………………………………②模1000计数器的设计……………………………………………③模2计数器的设计………………………………………………④ 1KHZ脉冲的设计…………………………………………………⑤ 500HZ脉冲的设计………………………………………………⑥ 1HZ脉冲的设计…………………………………………………2.计数部分电路设计……………………………………………………①模60计数器的设计………………………………………………②模24计数器的设计………………………………………………③计数器的设计……………………………………………………3.清零和保持电路的设计………………………………………………4.校分和校时电路的设计………………………………………………5.报时电路的设计………………………………………………………6.显示电路的设计………………………………………………………①模6计数器的设计………………………………………………② 24选4（或六选一）数据选择器的设计…………………………③动态显示设计……………………………………………………7.最终总体电路…………………………………………………………四.附加闹铃功能…………………………………………………………①频率源的设计……………………………………………………②闹铃的设计………………………………………………………五．编程下载………………………………………………………………六.实验总结和感受………………………………………………………七．参考文献………………………………………………………………中文摘要本实验利用QuartusII软件，结合所学的数字电路的知识设计一个24时多功能数字钟，具有正常计数、快速校分校时、整点报时功能。

南京理工大学电子线路课程设计多功能数字钟设计(题名和副题名)指导教师姓名姜萍老师学院电子工程与光电技术学院年级2012级专业名称通信工程论文提交日期2014.12摘要本文主要使用VDHL语言完成了多功能数字钟设计，其具有23:32:35计时、清零保持、12/24时制切换、快速校时校分、整点报时、闹钟设置、闹钟响铃（铃声为“小苹果”）、钢琴等功能。

利用QuartusII7.0完成设计、仿真等工作。

并利用Altera公司开发的Cyclone III系列EP3C25F324C8实验箱实现电路。

本文使用模块化的设计理念，将整体电路分为8个子模块设计，分别为：分频模块、时钟计数与校时校分模块、闹钟设置模块、闹钟响铃模块、整点报时模块、译码显示与计时、闹钟显示复用模块、消颤模块、钢琴模块。

其后，本文给出了本实验的计算机仿真图，并进行结果分析，对实验中出现的问题进行反思，提出未来改进方向，最后在文末给出了本实验所设计的电路的使用说明书。

关键词：VHDL、数字钟、“小苹果”铃声、钢琴AbstractVDHL language is used to design a multifunctional digital clock in this paper, which has clock of 23:32:35, reset, 12/24 switching, fast hour set and minute set , the whole point timekeeping, alarm setting, alarm bell (bell as "little apple"), piano and other functions. We use QuartusII7.0 to complete the design, simulation and other works.and then use the EP3C25F324C8 experimental box of Cyclone III series developed by the Altera to implement the design.In this paper, the modular design concept is used, and the whole circuit is divided into 9 sub module design, respectively is: frequency division module, clock and minute/hour setting module, alarm setting module, alarm bell module, the whole point timekeeping module, decoding display and timing, alarm multiplexing display module, vibration eliminating module, piano module.Then, the computer simulation diagram is given in this paper, followed by the results analysis, reflections on the problems appeared in the experiment, and putting forward the direction of improvement in the future. Finally, we give the experimental instructions of the circuit design at the end of the paper.Keywords: VHDL digital clock "little apple" bells piano目录摘要 (2)Abstract (3)1 绪论 (6)1.1 数字钟的发展概况 (6)1.2 选题背景及意义 (6)1.3 课题研究现状 (6)1.4 本文主要工作 (6)2 实验平台Cyclone III EP3C25F324C5 (8)2.1 Cyclone III (8)2.1.1 Cyclone III 系列产品介绍 (8)2.1.2 Cyclone III EP3C25F324C5 开发板原理图 (9)3 多功能数字钟基本原理与总电路图 (10)3.1 数字钟的基本原理 (10)3.2 多功能数字钟总电路封装图 (11)4 多功能数字钟各子模块设计原理 (13)4.1 分频模块 (13)4.2 时钟计数与校时校分模块 (15)4.2.1 时钟秒位子模块 (15)4.2.2 时钟分位子模块 (17)4.2.3 时钟时位（包含12/24时制切换）子模块 (18)4.3 闹钟设置模块 (19)4.4 闹钟响铃模块 (20)4.4.1 闹铃判断开启子模块 (20)4.4.2 铃声“小苹果”子模块 (21)4.5 整点报时模块 (24)4.6 计时、闹钟显示复用与译码显示模块 (25)4.6.1 计时、闹钟显示复用子模块 (25)4.6.2 译码显示子模块 (26)4.7 消颤模块 (28)4.8 钢琴模块 (29)4.8.1 钢琴按键对应琴声子模块 (29)4.8.2 判断按键按下子模块 (30)4.8.3 琴声延时时长子模块 (31)5 数字钟调试仿真与下载 (33)5.1 数字钟仿真 (33)5.2 数字钟管脚设定与下载运行 (33)6 多功能数字钟使用说明书 (35)7 结论 (36)7.1 论文工作总结 (36)7.2 论文工作展望 (36)致谢 (37)参考文献 (38)1绪论1.1数字钟的发展概况数字钟是一种用数字电路技术实现时、分、秒计时的钟表。

EDAⅡ实验报告作者: 诗意情缘学号：9121xxxxx 学院:电子工程与光电技术学院专业(方向):微电子学题目: 基于QuatusⅡ的多功能数字钟设计指导者：姜X 评阅者：姜X2014 年 12 月目录摘要 (5)Abstract (6)一、主要功能 (7)1.1设计基本功能 (7)1.2改进与提高 (7)二、设计方案 (7)三、各子模块设计原理 (8)3.1控制模块 (8)3.1.1功能描述： (8)3.1.2 VHDL代码： (8)3.2分频模块 (9)3.2.1分频实现原理： (9)3.2.2二分频VHDL代码： (9)3.2.3二分频电路时序仿真： (10)其他分频实现 (10)3.3计时校时模块 (10)3.3.1功能描述： (11)3.3.2计时校时顶层模块 (11)3.3.3小时位模24 (12)3.3.4分位模60 (13)3.3.5秒位模60: (14)3.3.6四选三选择器 (15)3.4定时模块 (16)3.4.1定时顶层模块 (17)3.4.2四选二选择器 (18)3.4.3时分计数器 (19)3.5报时音乐模块 (19)3.5.1功能描述： (19)3.5.2报时控制模块 (19)3.5.3音乐模块 (21)3.5.3二选一选择器 (29)3.6校时闪烁模块 (29)3.6.1功能描述 (29)3.6.2闪烁模块顶层文件 (30)3.6.3二选一选择器 (31)3.6.4 闪烁显示 (32)3.7显示模块 (33)3.7.1功能描述 (33)3.7.2模8计数器 (33)3.7.3八选一选择器 (34)3.7.4七段译码器 (35)3.7.5三八译码器 (37)3.8总电路及控制方法 (38)控制方法： (38)VHDL代码（时钟顶层模块）： (39)四、实验验证 (41)管脚分配： (41)下载到实验箱进行验证。

(41)效果图 (42)五、设计过程中问题 (42)六、实验心得 (42)参考文献 (42)摘要数字钟在生活中有着广泛的应用，其实现方式也是多种多样。

EDA（Ⅱ）实验报告——多功能数字钟设计指导老师：谭雪琴学院：自动化学院班级： 9121102002姓名：袁佳泉学号： 912110200330摘要该实验是利用QuartusII软件设计一个数字钟，进行试验设计和仿真调试，实现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC实验系统中进行调试和验证。

报告将介绍设计思路与过程，并对每个模块化进行波形输入输出的分析与检验。

关键字：Quartus 数字钟多功能仿真AbstractThis experiment is to design a digital clock which is based on Quartus software and in which many basic functions like time-counting,hour-correcting,minute-correcting,reset,time-hol ding and belling on the hour. And then validated the design on the experimental board.We will talk about the way we design the clock and analyze the input and output of each module.Key words: Quartus Digital-clock Multi-function Simulate一、设计要求1.设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。

2. 具体要求如下：1) 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。

2) 分别由六个数码管显示时分秒的计时。

3) K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。