武汉大学射频电路第四次作业

vIH = VDD − R× I HM > 4V RMAX = 20kΩ
根据CMOS门输入低电平的 门输入低电平的 根据 要求： 要求：
vIL = VDD − R× I LM < 0.3 RMIN = 0.59kΩ
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第四章习题
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A ⊕ B ⊕C
= ( A⊕ B)C + ( A⊕ B)C = ( AΘB)C + ( AΘB)C = AΘBΘC
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例：用公式法化简
F = (x + y + z + w)(v + x)(v + y + z + w)
解：用对偶函数的方法
F ' = xyzw + vx + vyzw = vx + vyzw + xyzw (v = A, x = B, yzw = C) = vx+ vyzw
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电路输出电平（ 高阻） 例：试说出如下各TTL电路输出电平（高、低、高阻） 试说出如下各 电路输出电平
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电路输出电平（ 高阻） 例：试说出如下各CMOS电路输出电平（高、低、高阻） 试说出如下各 电路输出电平
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12 − 0.1 R1 ≥ = 1.15kΩ 10.38
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电路驱动CMOS电路的实例，试计算上拉 电路的实例， 例：图为用TTL电路驱动 图为用 电路驱动 电路的实例 电阻的取值范围， 与非门在VOL≤0.3V时最大输出电 电阻的取值范围，TTL与非门在 与非门在 时最大输出电 流为8mA，输出管截止时有 电流， 流为 ，输出管截止时有50uA电流，CMOS或非门输入 电流 或非门输入 电流可忽略，要求加到CMOS或非门的电压 或非门的电压VIH≥4V, 电流可忽略，要求加到 或非门的电压 VIL≤0.3V,电源电压为 。 电源电压为5V。 电源电压为 根据CMOS门输入高电平的 解： 根据 门输入高电平的 要求： 要求：

0.2
10
0.1
20
50
0. 29 0. 21 -3 0
0. 3 0. 2
-4 0
0. 19 0. 31
2 of 2
0.39 0 . 0.11 4 0.1 -100 0. 41 -11 0. 09 0 0 . C 42 A P A CIT IV -1 0.0 E 20 8 REA CT AN CE
C O MP ON EN T
(jX /
0.
4
5.0
0.2
50
RESISTANCE COMPONENT (R/Zo), OR CONDUCTANCE COMPONENT (G/Yo) 0.2
0. 15 λ
2.
C Z2
R2 R1
l3=0.2λ
连接 50Ω 系统 ZA A
l2 =
Z3 ZB
Z1
L
B
l1=0.15λ
3.
对于右图所示的阻抗变换电路， (1) C 1 + C 2 2 - R 成立并说 试证明近似式 R p ≈ ---------------- C1 2 明其成立的条件。 定义 Q 2 = R 2 ω C 2 , Q = R p ω C p ，证明 2 C2 QQ 2 – Q 2 ----- = ---------------------2 C1 ( 1 + Q2 )
0.1
0.4
0.
6
0. 8
1. 0
0.
3
5
0.
6
0.7
1.
1.4
0.8
1.2
0.9
1.0
射频集成电路设计作业 1
32 0. 18 0. 0 -5

电路-第四版-答案（第三章）第三章电阻电路的一般分析电路的一般分析是指方程分析法，它是以电路元件的约束特性(VCR)和电路的拓扑约束特性(KCL,KVL)为依据，建立以支路电流或回路电流，或结点电压为变量的回路方程组，从中解出所要求的电流、电压、功率等。

方程分析法的特点是：（1）具有普遍适用性，即无论线性和非线性电路都适用；（2）具有系统性，表现在不改变电路结构，应用KCL，KVL,元件的VCR建立电路变量方程，方程的建立有一套固定不变的步骤和格式，便于编程和用计算机计算。

本章的重点是会用观察电路的方法，熟练运用支路法、回路法和结点电压法的“方程通式”写出支路电流方程、回路方程和结点电压方程，并加以求解。

3-1 在一下两种情况下，画出图示电路的图，并说明其节点数和支路数(1)每个元件作为一条支路处理；(2)电压源(独立或受控）和电阻的串联组合，电流源和电阻的并联组合作为一条支路处理。

解:(1)每个元件作为一条支路处理时，图(a)和(b)所示电路的图分别为题解3-1图(a1)和(b1)。

图(a1)中节点数6b==n，支路数11图(b1)中节点数7b=n，支路数12(2)电压源和电阻的串联组合，电流源和电阻的并联组合作为一条支路处理时，图(a)和图(b)所示电路的图分别为题解图(a2)和(b2)。

图(a2)中节点数4b=n，支路数8=图(b2)中节点数15=bn，支路数9=3-2指出题3-1中两种情况下，KCL,KVL独立方程数各为多少？解：题3－1中的图(a)电路，在两种情况下，独立的KCL方程数分别为(1)51=-41-==n(2)311=6--独立的KVL方程数分别为(1)6+-84b1-n+=1=1=111b(2)5+6+-n=图(b)电路在两种情况下，独立的KCL方程数为(1)61=5-=1n-7n(2)41=1-=-独立的KVL方程数分别为(1)6+1=95b1-n+=-12711=+-nb(2)5+=3-3对题图(a)和(b)所示G，各画出4个不同的树，树支数各为多少？解：一个连通图G的树T是这样定义的：(1) T包含G的全部结点和部分支路；(2) T本身是连通的且又不包含回路。

1.Shown below are buffer-chain designs.(1) Calculate the minimum delay of a chain of inverters for the overalleffective fan-out of 64/1.(2) Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V powersupply, design a circuit simulation scheme to verify them with their.correspondent parameters of N, f, and tpN=3.6 ∴N=3.246(1)γ=1 F=64∴f=√F所以最佳反相器数目约为3通过仿真可以得到tphl=1.3568E-11 tplh=1.7498E-11 tp0=1.5533E-11(2)N=1时，tphl= 5.2735E-10 tplh= 8.1605E-10 tpd= 6.7170E-10N=2时，tplh=2.2478E-10 tphl=2.5567E-10 tpd=2.4023E-10N=3时，tphl=2.0574E-10 tplh=2.1781E-10 tpd=2.1178E-10N=4时，tplh=2.1579E-10 tphl=2.2189E-10 tpd=2.1884E-10从仿真结果可以看出N=3或者N=4时延迟时间最优，且N=2、3、4得到的仿真延迟时间与理论推导的时间比较接近，比例基本上是18、15、15.3，而N=1时仿真得到的延迟时间远小于理论推导的时间，但是最优结果依旧是N=3,f=4,tp=15。

* SPICE INPUT FILE: Bsim3demo1.sp--a chain of inverters.param Supply=1.8.lib 'C:\synopsys\Hspice_A-2007.09\tsmc018\mm018.l' TT.option captab.option list node post measout.tran 10p 6000p************************************************************.param tdval=10p.meas tran tplh trig v(in) val=0.9 td=tdval rise=2+targ v(out) val=0.9 rise=2.meas tran tphl trig v(in) val=0.9 td=tdval fall=2+targ v(out) val=0.9 fall=2.meas tpd param='(tphl+tplh)/2'*macro definitions**************************************************************nmos1.subckt nmos1 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=0.4u ad=0.2p^2 pd=0.4u as=0.2p^2 ps=0.4u .ends nmos1**pmos1*.subckt pmos1 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=0.8u ad=0.4p^2 pd=0.8u as=0.4p^2 ps=0.8u .ends pmos1*.subckt inv1 in outxmn out in Gnd nmos1xmp out in Vcc pmos1vcc Vcc Gnd Supply.ends inv1**nmos2*.subckt nmos2 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=1.12u ad=0.56p^2 pd=1.12u as=0.56p^2 ps=1.12u .ends nmos2**pmos2*.subckt pmos2 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=2.24u ad=1.12p^2 pd=2.24u as=1.12p^2 ps=2.24u .ends pmos2*.subckt inv2 in outxmn out in Gnd nmos2xmp out in Vcc pmos2vcc Vcc Gnd Supply.ends inv2**nmos3*.subckt nmos3 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=3.2u ad=1.6p^2 pd=3.2u as=1.6p^2 ps=3.2u .ends nmos3**pmos3.subckt pmos3 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=6.4u ad=3.2p^2 pd=6.4u as=3.2p^2 ps=6.4u .ends pmos3*.subckt inv3 in outxmn out in Gnd nmos3xmp out in Vcc pmos3vcc Vcc Gnd Supply.ends inv3**nmos4*.subckt nmos4 n1 n2 n3mn n1 n2 n3 Gnd nch l=0.2u w=9.04u ad=4.52p^2 pd=9.04u as=4.52p^2 ps=9.04u .ends nmos4**pmos4*.subckt pmos4 p1 p2 p3mp p1 p2 p3 Vcc pch l=0.2u w=18.08u ad=9.04p^2 pd=18.08u as=9.04p^2 ps=18.08u.ends pmos4*.subckt inv4 in outxmn out in Gnd nmos4xmp out in Vcc pmos4vcc Vcc Gnd Supply.ends inv4*main circuit netlistxinv1 in out1 inv1xinv2 out1 out2 inv2xinv3 out2 out3 inv3xinv4 out3 out inv4cl out Gnd 154.24fVin in Gnd 0.9 pulse(0.0 1.8 219p 40p 40p 1100p 2400p).print tran v(in) v(out).end2.Consider the logic network below, which may represent the critical pathof a more complex logic block. The output of the。