risc-v概述

DeltaV 概述

 系统体系结构类型

 软件组件

 系统性能

DeltaV系统架构

最大值：

120 — 节点

100 — 控制器 /单一的或双冗余

60 — 工作站

DeltaV 的I/O 卡件类型

I/O子系统包括一个安装在一个或多个8线I/O接口承载的I/O接口和一个为现场设备提供的可选电源。

如上所述，I/O接口包括以下组件：

 固定在I/O接口承载上的I/O端子用于现场信号线的连接。

 固定在I/O接口承载上的I/O 卡，通过 I/O 端子将现场送来的信号转换成数字信号用于控制与通讯。

模拟量输入

 串口2 模拟量输入, 8个通道, 4～20 mA, HART协议

 模拟量输入, 16 个通道, 4 ～ 20 mA, HART协议

 模拟量输入, 8个通道, 4 ～ 20 mA, HART协议

 模拟量输入, 4个通道, 隔离输入 (热电偶,热电阻, MVolt, 欧姆, 电压)

 模拟量输入, 8个通道, 4 ～ 20 mA

 模拟量输入, 8个通道, 1-5v

 I.S. 模拟量输入, 8个通道, 4 ～ 20 mA, HART协议

 热电阻, 8个通道

 热电偶, 8个通道

数字量输入

 数字量输入, 8个通道, 24 V DC, 隔离输入

 串口2数字量输入, 8个通道, 24 V DC, 干式接点

 数字量输入, 8个通道, 24 V DC,干式接点  数字量输入, 8个通道, 120 V AC,隔离输入

 数字量输入, 8个通道, 120 V AC,干式接点

 数字量输入, 8个通道, 230 V AC,隔离输入

 数字量输入, 8个通道, 230 V AC,干式接点

 高密度数字量输入, 32个通道, 24 VDC,干式接点

 I.S. 数字量输入, 16个通道, 12 VDC I.S. 电源

 多功能, 4个通道, 数字量输入或 脉冲输入

叶电子技术应用曳2019年第45卷第6期欢迎网上投稿鄢基金项目院国家自然科学基金(61774113,61574102,61404094)曰中央高校基本科研基金(2042014kf0238)曰中央高校基本科研业务费专项基金(重大培育项目)(2042017gf0052)曰中国博士后科学基金(2012T50688)0引言经过几十年的处理器设计技术的演变和大规模集成电路设计技术的发展袁高性能处理器的硬件调度能力已经非常强袁主频率已经非常高袁所以硬件设计师希望指令集能够结构化和简单化袁以便来设计更高频率和更低功耗的处理器遥另一方面袁对于应用于可穿戴系统和医疗保健[1-2]等IoT渊InternetofThing冤应用和其他IoT应用如智能城市[3]尧智能交通[4]的处理器对低功耗和小面积的要求更高遥然而袁由于商业原因以及知识产权保护袁传统的指令集架构如ARM和X86架构需要高昂的授权费遥开源的指令集架构RISC-V[5]架构是一种新的指令集架构袁是活的尧无专利的尧无历史的指令集架构袁并且是在BSD许可下发布的遥RISC-V指令集架构具备极简尧模块化和可定制扩展等优点遥这也使得RISC-V指令集架构可以通过组合或扩展指令集在几乎所有领域都可以构建微处理器袁比如云计算尧存储尧并行计算尧虚拟化/容器尧MCUs尧应用处理器和DSP处理器遥1蜂鸟E203的总体结构设计E203处理器核的结构示意图如图1所示袁流水线的第一级为野取指冶(由IFU完成)遥野译码冶(由EXU完成)尧一种超低功耗的RISC-V处理器流水线结构鄢

邓天传1袁2袁胡振波2(1.武汉大学物理科学与技术学院袁湖北武汉430071曰2.芯来科技有限公司袁湖北武汉430072)摘要院随着通信尧芯片技术的高速发展袁物联网将会是未来新一代信息技术的重要组成部分袁也是促进生活智能化过程的强大动力遥在IoT的终端设备应用中袁超低功耗的微控制器扮演着不可或缺的角色遥基于超低功耗嵌入式应用的设计目标袁提出了一种基于RISC-V指令集架构的处理器流水线结构袁考虑到功耗和性能的折中要求袁采用了以两级按序流水线为主体袁辅以其他组件流水线长度可变的流水线结构遥并在VCS环境下验证了微控制器的逻辑功能袁同时通过SMIC180工艺库在DC环境下完成了综合仿真袁得到了微控制器的面积占比报告遥最后通过运行跑分程序测试袁并与ARMCortex-M微控制器比较袁比较结果表明本作品同样可应用于IoT的低功耗场景遥关键词院流水线结构曰低功耗曰RISC-V架构曰RISC-V处理器中图分类号院TN47曰TP332.3文献标识码院ADOI院10.16157/j.issn.0258-7998.182563中文引用格式院邓天传袁胡振波.一种超低功耗的RISC-V处理器流水线结构[J].电子技术应用袁2019袁45(6)院50-53.英文引用格式院DengTianchuan袁HuZhenbo.Anultra-low-powerprocessorpipeline-structure[J].ApplicationofElectronicTechnique袁2019袁45(6)院50-53.Anultra-low-powerprocessorpipeline-structure

介绍基于RISC-V的芯片

RISC-V到底是什么？其实他并不是开源的CPU设计方案

大家可能都觉得RISC-V是个开源的精简指令集CPU设计方案，其实这是错误的。RISC-V仅仅是一套精简指令集的定义，开源的意思是任何人都可以免费获得指令集，并且自己去实现指令集，不需要支付任何费用。打个不专业的比方，指令集可以看成一张大楼效果图，图上有大楼漂亮的外观，完整的功能划分，超前的设计理念等等。你可以免费的从网上下载这张效果图，然后找人把效果图造成大楼，租售出去。出效果图的人保证不会来向你收钱。我也有更专业的比方，我把x86的指令集免费送给你，你可以自己实现兼容这套指令集的CPU，如果你的CPU做的足够好，你还可以在这个CPU上支持Windows。是不是很爽？但爽也是有代价的，我们接着说。

RISC-V真的免费吗？免费，但成本着实不低

免费，必须免费。指令集在网站上可以直接下载，文档清晰，解释清楚，扩展灵活，一看就是高手高手高高手的作品。由于没有兼容性的累赘，又是最新的设计，肯定非常贴合目前业界对CPU指令集的需求，可以说是众望所归。但是问题这个高手只给了一页A4纸的指令集，CPU怎么实现他没告诉你，高手没有提供HLS或RTL源代码，没有告诉你应该怎么Layout。这一切需要你自己想办法解决。就好像给你一张大楼效果图，免费使用。但是想要把这栋大楼造出来，你必须解决一个最重要的问题“没有施工图纸”。你必须要有一大堆工程师去设计结构，材料，水电管道，电梯楼梯，智能楼宇系统，监控系统。。。。。。，还要有工程队，还要有物业团队。。。。。。所以想把他造出来实在是太困难了。至少需要上市公司的实力，不然可能就只能造个外观接近效果图的小屋子给自己挡挡风了。反正我是用不起这免费的效果图。

为什么不少人喜欢RISC-V？喜欢的不一定是合适的。

为什么喜欢？我觉得有以下几个原因：

1.指令集设计太高超了，精简而高效，既严谨又可以灵活扩展，又有众多业界领袖参与设

RISC-V特权指令结构

机器模式

机器模式（缩写为 M 模式，M-mode）是 RISC-V 中 hart（hardware thread，硬件线 程）可以执⾏的最⾼权限模式。在 M 模式

下运⾏的 hart 对内存，I/O 和⼀些对于启动和配 置系统来说必要的底层功能有着完全的使⽤权。因此它是唯⼀所有标准 RISC-V

处理器都 必须实现的权限模式。实际上简单的 RISC-V 微控制器仅⽀持 M 模式。

hart 是 硬 件 线 程 （hardware thread）的缩略 形式。 我们⽤该术语将 它们与⼤多数程序员熟 悉的软件线程区分开 来。软件线

程在 harts 上 进⾏分时复⽤。 ⼤多数 处理器核都只有⼀个 hart。

CSR：控制状态寄存器

机器模式最重要的特性是

拦截和处理异常（不寻常的运⾏时事件）的能⼒。

RISC-V 将 异常分为两类。同步异常：这类异常在指令执⾏期间产⽣如访问了⽆效的存储器地址执⾏了具有⽆效操作码的指令

中断：它是与指令流异步的外部事件，⽐如键盘输⼊。为了⽅便表述与区分，本⽂接下来的表述按照如下规则异常：异常分两类，其中的同步异常

中断：异常分两类，其中的中断

RISC-V 异常和中断的原因

中断时

mcause的最⾼有效位被设置成

1，异常时置为

0，剩下的位标识了中断或者异常的具体原因。

中断类型（来源）

1. 软件中断：软件中断通过向内存映射寄存器中存数来触发，并通常⽤于由⼀个 hart 中断另⼀个 hart（在其他架构中称为处理器间中断

机制）。

2. 时钟中断：当 hart 的时间⽐较器（⼀个名为

mtimecmp 的内存映射寄存器）⼤于实时计数器

mtime 时，会触发时钟中断。

3. 外部中断： 有平台级中断控制器（⼤多数外部设备连接到这个中断控制器）引发。

机器模式下的异常、中断处理 ⼋个控制状态寄存器（CSR）是机器模式下异常、中断处理的必要部分

mtvec（Machine Trap Vector）它保存发⽣异常/中断时处理器需要跳转到的地址。