下载文档原格式
eda综合的概念
EDA综合（Electronic Design Automation synthesis）是电子设计自动化的一个重要环节，主要涉及到数字电路的综合和优化。
综合是将高级描述语言（如Verilog、VHDL等）表示的电路设计转换为具体的逻辑门级网表的过程。
在这个过程中，综合工具会根据设计约束和优化目标，将抽象的设计转化为可实现的硬件电路。
EDA综合的过程包括以下几个阶段：
1. 高级综合：将高级描述语言（如C/C++/SystemC）描述的功能转化为RTL（Register Transfer Level）级的抽象电路。
高级综合工具能够进行并行化、流水线化、资源共享等优化，以提高电路性能和效率。
2. RTL综合：将RTL级的电路描述转化为逻辑门级的电路网表。
RTL综合包括逻辑综合和寄存器传输级综合，其中逻辑综合用于将逻辑门和寄存器的组合逻辑表示为逻辑门级的网表，而寄存器传输级综合则是将寄存器和时钟相关的逻辑转化为时序逻辑网表。
3. 时序综合：根据时序约束对逻辑网表进行时序优化，以满足电路的时序要求，如时钟频率、时序延迟等。
4. 物理综合：将逻辑网表转换为物理布局，并进行布线和管脚分配，以满足电路的物理约束要求，如芯片面积、功耗、信号完整性等。
5. 验证和优化：对综合后的电路进行功能验证和时序验证，并根据验证结果进行必要的优化，以确保电路的正确性和性能。
EDA综合在电子设计中起着重要的作用，可以提高设计效率和准确性，缩短产品开发周期。
通过综合工具的优化，可以实现更高的性能、更低的功耗和更小的面积，同时也能提高电路的可靠性和可维护性。
EDA设计流程
步骤：输入-->综合-->适配-->仿真-->编程(共5步)
1.Design Input常用原理图输入，HDL文本输入两种。
2.综合Synthesis a)从行为描述到结构描述（行为综合）。
b)RTL级转化到逻辑门级（可包括触发器），称
为逻辑综合。
c)从逻辑门表示转化到版图表示或转换到PLD
器件的配置网表表示，称为版图综合或结构综合。
3.适配fitter将综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件，如对CPLD而言是产生熔丝图文件，即JEDEC文件。
适配器产生文件:（适配器报告：它包括内部资源的利用情况，设计的布尔方程描述情况等，面向其他的EDA工具的输出文件；如EDIF 适配后的仿真模型：包括延时信息等。
器件编程文件：例，用于CPLD编程的JEDEC、POF
用于FPGA配置的SOF,JAM,BIT等文件
4.仿真simulation功能仿真和时序仿真（功能仿真不考虑信号延时；时序仿真指在选择了具体器件并完成了布局布线后进行的包含定时关系的仿真。
）
5.编程program适配后生成的编程文件装入到PLD器件中的过
程称为下载。
通常将对基于E2PROM工艺的非易失性结构PLD器件的下载称为编程（program）而将基于SDRAM工艺结构的PLD 器件的下载称为配置（configure）
编程需要满足一定的条件，如编程电压、编程时序和编程算法等。
编程方式：ISP在系统编程和用专用的编程器编程。
eda设计流程EDA（Electronic Design Automation）设计流程是指在电子设计过程中使用计算机辅助工具来完成各个设计阶段的流程。
这些工具可以帮助设计人员提高工作效率，减少错误，并加速设计的验证和调试过程。
下面将介绍EDA设计流程的一般步骤和内容。
1. 需求分析阶段：在这个阶段，设计团队与客户一起讨论和确定设计的需求和目标。
设计团队需要了解客户的要求，并将其转化为具体的设计规范。
这个阶段通常涉及到市场调研、竞争分析、功能分析等内容。
2. 架构设计阶段：在这个阶段，设计团队将根据需求分析的结果，确定设计的整体架构和功能模块。
设计团队需要考虑设计的可扩展性、可维护性和可重用性，并选择适合的技术和工具进行设计。
3. 电路设计阶段：在这个阶段，设计团队将根据架构设计的结果，进行电路的详细设计。
设计团队需要选择合适的电子元器件，并考虑电路的功耗、时序和可靠性等因素。
设计团队可以使用电路仿真工具来验证电路的性能，并进行必要的调整和优化。
4. 物理设计阶段：在这个阶段，设计团队将完成电路设计的物理布局和布线。
设计团队需要考虑电路板的尺寸、散热、电磁兼容和信号完整性等因素。
设计团队可以使用物理设计工具来进行布局和布线的自动化处理，并进行必要的优化和验证。
5. 验证和调试阶段：在这个阶段，设计团队将对设计进行验证和调试，以确保设计的功能和性能符合要求。
设计团队可以使用验证工具进行功能验证、时序验证和功耗验证等。
设计团队还可以使用调试工具来定位和解决设计中的问题。
6. 生产准备阶段：在这个阶段，设计团队将准备设计的生产文件，并与制造商进行沟通和协调。
设计团队需要生成设计文件、制造文件和测试文件，并确保设计的可制造性和可测试性。
7. 生产和测试阶段：在这个阶段，设计团队将与制造商一起进行产品的生产和测试。
制造商将根据设计文件进行电路板的制造，然后进行功能测试和质量控制。
设计团队需要与制造商保持密切的合作，并解决生产和测试中的问题。
eda全套课程设计一、教学目标本课程旨在让学生掌握eda的基本概念、原理和方法，培养学生运用eda技术解决实际问题的能力。
通过本课程的学习，学生应达到以下目标：1.知识目标：了解eda的基本概念、发展历程和应用领域；掌握eda的基本原理和方法，包括电路描述、逻辑设计、仿真验证等；熟悉eda工具的使用和操作。
2.技能目标：能够运用eda工具进行电路描述和逻辑设计；具备分析和解决eda 技术问题的能力；能够进行简单的eda项目实践。
3.情感态度价值观目标：培养学生对eda技术的兴趣和好奇心，激发学生主动学习和探索的精神；培养学生团队合作意识和沟通协调能力。
二、教学内容本课程的教学内容主要包括以下几个部分：1.eda概述：介绍eda的基本概念、发展历程和应用领域。
2.eda基本原理：讲解eda的基本原理，包括电路描述、逻辑设计、仿真验证等。
3.eda工具的使用：介绍常见eda工具的使用方法和操作技巧。
4.eda项目实践：通过实际项目案例，让学生掌握eda技术的应用。
三、教学方法为了提高教学效果，本课程将采用以下教学方法：1.讲授法：讲解eda的基本概念、原理和方法。
2.案例分析法：分析实际案例，让学生了解eda技术的应用。
3.实验法：让学生动手实践，掌握eda工具的使用。
4.讨论法：鼓励学生提问、发表见解，培养团队合作意识。
四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：选用权威、实用的eda教材作为主教材。
2.参考书：提供相关的eda参考书籍，丰富学生的知识体系。
3.多媒体资料：制作精美的课件、视频等多媒体资料，提高学生的学习兴趣。
4.实验设备：配置足够的实验设备，确保每个学生都能动手实践。
五、教学评估为了全面、客观地评价学生的学习成果，本课程将采用以下评估方式：1.平时表现：通过课堂参与、提问、讨论等方式，评估学生的学习态度和积极性。
2.作业：布置适量的作业，评估学生对课程内容的掌握程度。
EDA组合逻辑电路设计EDA(电子设计自动化)组合逻辑电路设计是指利用计算机辅助设计软件，通过逻辑门、触发器等基本电子元件组合，实现特定的功能或逻辑运算的电路设计过程。
本文将详细介绍EDA组合逻辑电路设计的步骤、常用工具以及设计注意事项。
1.问题分析与规划：在该阶段，设计者需要明确电路的输入输出规格以及所需实现的功能。
同时，需要考虑电路的实际应用场景、成本和可行性等因素。
2.电路逻辑设计：在该阶段，设计者使用EDA工具，根据问题规格和功能需求，确定电路的逻辑结构，选择适当的逻辑门和触发器等元件，并组合它们以实现所需的功能。
3.电路模拟与验证：在该阶段，设计者使用EDA工具对设计的电路进行模拟和验证。
通过对电路进行仿真和测试，可以验证电路的功能正确性和性能指标，及时发现和修正设计中的错误和不足。
4.电路布局与布线：在该阶段，设计者使用EDA工具进行电路的布局和布线设计。
布局设计主要考虑元件的位置和连线的最短路径等问题；而布线设计则主要考虑信号的传输延迟、干扰抑制和功耗等问题。
5.电路物理验证与制造准备：在该阶段，设计者使用EDA工具进行电路的物理验证和制造准备。
通过对电路进行物理验证，可以预先发现电路的物理冲突和工艺瑕疵等问题；而制造准备则是将电路设计转化为可供实际制造的制造文件。
对于EDA组合逻辑电路设计，常用的EDA工具包括Verilog、VHDL等硬件描述语言工具和Quartus II、ISE等综合工具。
这些工具可以帮助设计者快速、准确地进行电路设计和仿真，并能够生成符合实际制造要求的电路制造文件。
在进行EDA组合逻辑电路设计时1.电路的可测试性：设计者应尽量提高电路的可测试性，即使得对电路的测试和调试更加简单和有效。
可以通过引入测试点、设计可重构电路等方式来提高电路的可测试性。
2.设计的灵活性和可扩展性：设计者应尽量设计出灵活和可扩展的电路，以适应不同的应用场景和功能需求。
尽量使用通用逻辑门和触发器等元件，避免使用特定的元件，以方便后续的修改和扩展。
EDA技术综合应用设计实例EDA(电子设计自动化)技术综合应用设计是指将不同的EDA技术和工具综合应用于电子系统设计的过程。
这涉及到电子设计的多个方面，包括电路设计、芯片设计、电源设计等。
一个典型的EDA技术综合应用设计实例是基于FPGA(现场可编程门阵列)的系统设计。
在这个实例中，我们将使用EDA技术来设计一个基于FPGA的多功能数字时钟。
首先，我们需要使用电路设计工具进行时钟电路的设计。
我们可以使用VHDL或Verilog等硬件描述语言来描述时钟电路的功能和行为。
在设计完成之后，我们可以使用仿真工具来验证电路的正确性和性能。
接下来，我们需要使用芯片设计工具来进行FPGA芯片的设计。
这包括通过布线、模块化等技术将我们的电路设计转化为逻辑网表，并将其映射到FPGA芯片上。
在这个过程中，我们还可以使用综合工具来优化电路的功耗和面积。
然后，我们需要使用电源设计工具来设计数字时钟的供电系统。
这涉及到选择合适的电源管理芯片、设计稳压电路以及进行功耗和热分析等工作。
最后，在硬件设计完成后，我们还需要使用PCB设计工具进行PCB布局和布线。
这包括将FPGA芯片和其他外围器件放置在PCB板上，并使用布线算法将它们连接起来。
在PCB设计完成后，我们可以使用电磁兼容性分析工具来验证电路的电磁兼容性。
综合应用设计完成后，我们可以使用EDA工具进行全系统级仿真和验证。
通过创建完整的系统测试台，我们可以验证时钟的正确性、性能和可靠性。
如果需要改进设计，我们可以使用优化工具来找到最佳解决方案。
总结起来，EDA技术综合应用设计实例展示了如何将不同的EDA技术和工具应用于电子系统设计过程中。
通过综合应用各种技术和工具，我们可以提高设计的效率和质量，并实现更高的系统性能。
EDA技术综合应用设计实例EDA（Electronic Design Automation）技术是一种电子设计自动化技术，通过软件工具和方法来实现电子产品的设计和验证。
下面是一个EDA技术综合应用设计实例。
背景:在现代社会中，无线通信技术是非常重要的技术之一，随着无线通信技术的不断发展，人们的生活质量得到了极大的提高。
在无线通信系统中，无线电频率的调整和控制是重要的步骤。
为了实现频率调整和控制，需要设计一个频率锁定环（PLL）电路。
本次实例的目标是使用EDA技术设计和验证一个简单的PLL电路。
设计要求：设计一个具有以下特性的PLL电路：1.输入信号频率为10MHz2.输出信号频率为400MHz3. 希望达到的锁定时间为100 ns4.锁定范围为±20kHz设计步骤：1.设计电路结构图：根据PLL电路的原理，设计电路结构图。
PLL电路包括一个相位比较器、一个锁定振荡器和一个分频器。
相位比较器用于比较反馈信号和参考信号的相位差，输出控制信号给锁定振荡器调整频率。
锁定振荡器生成输出信号，分频器用于将输出信号的频率分频到400MHz。
2.选择合适的元件：根据设计要求和电路结构图，选择适合的元件。
例如，选择合适的电阻、电容、晶体振荡器等。
3. 使用EDA工具进行电路模拟：使用EDA工具，如Cadence或Mentor Graphics等，进行电路模拟。
在模拟中，可以设置输入信号的频率和幅值，并观察输出信号的频率和幅值。
4.优化电路性能：根据模拟结果，可以对电路进行优化。
例如，可以通过调整电路参数、改变电路结构等方式来改善锁定时间、锁定范围等性能指标。
5.进行电路布局与布线：根据设计结果，进行电路布局和布线。
电路布局是指将电路中的元件放置在适当的位置，以减小信号干扰和噪声。
电路布线是指将电路中的元件通过导线连接起来，形成完整的电路路径。
6.进行电路验证：设计完成后，进行电路验证。
验证是指使用EDA工具验证设计的正确性和性能指标是否符合要求。
eda课程设计设计一、教学目标本课程的教学目标是让学生掌握eda的基本概念、原理和方法，能够运用eda 工具进行简单的电路设计和仿真；培养学生的问题分析、解决能力以及创新意识；提高学生的团队合作能力和表达能力。
具体来说，知识目标包括：了解eda的基本概念、发展历程和应用领域；掌握eda工具的基本操作和功能；熟悉常见的电路设计方法和仿真技术。
技能目标包括：能够使用eda工具进行简单的电路设计和仿真；能够分析电路图，编写测试用例并进行测试；能够对电路性能进行评估和优化。
情感态度价值观目标包括：培养学生对eda技术的兴趣和热情，提高学生学习的积极性和主动性；培养学生团队合作意识，提高学生沟通协作能力；培养学生创新意识，提高学生问题解决能力。
二、教学内容根据课程目标，教学内容主要包括以下几个部分：1.eda基本概念和原理：介绍eda的定义、发展历程、应用领域和基本原理。
2.eda工具的使用：介绍常见eda工具的基本操作和功能，如altiumdesigner、multisim等。
3.电路设计方法：介绍数字电路、模拟电路和混合电路的设计方法，包括电路图的绘制、参数设置、仿真测试等。
4.电路性能评估和优化：介绍电路性能评价指标，如速度、功耗、面积等，以及相应的优化方法。
5.创新实践：结合实际案例，引导学生进行电路设计和仿真，培养学生的创新能力和实践能力。
三、教学方法为了实现课程目标，我们将采用以下教学方法：1.讲授法：通过讲解eda的基本概念、原理和电路设计方法，使学生掌握相关知识。
2.案例分析法：通过分析实际案例，使学生了解eda工具的应用和电路设计过程。
3.实验法：让学生动手操作eda工具，进行电路设计和仿真，培养学生的实践能力。
4.讨论法：学生进行小组讨论，分享学习心得和设计经验，提高学生的团队合作能力和表达能力。
四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：选用权威、实用的eda教材，为学生提供系统的学习资料。
EDA设计Ⅱ多功能数字钟的设计姓名:学号:同组人：院系：自动化学院指导老师：谭雪琴蒋萍时间: 2011-5摘要：此次EDA实验我们用软件QuartusⅡ和配套的实验平台，来设计24小时的数字钟。
在软件上完成相应电路的搭建及仿真，调试后下载到实验平台上进行实际测试。
我设计的数字钟具有24小时计时、校分、校时、整点报时功能。
以上的功能都下载到实验平台上成功演示出来。
我还设计了闹钟功能，在仿真时很成功，但后来下载到实验平台上有问题。
ABSTRACT：During this experiment I learn to use a software named QuartusⅡwhich is completely unfamiliar to me. After about four days work I design a digital clock which has the basic functions as counting,resetting hour, resetting minute, ring at each hour. I also design a block which is about setting the alarm. The block is successfully stimulated but has some unknown problems when down loaded into the platform. I account for this in detail later.关键字：多功能数字钟，校分，校时，整点报时，闹钟KEY WORDS: DIGITAL CLOCK, RINGING, ALARM目录正文 (1)1 设计要求说明 (1)2 符号说明 (1)3 方案论证 (2)4 48MHz—1Hz 模块的设计及仿真 (4)5 数字钟时、分、秒为的设计 (6)6 24选4和动态显示模块的设计及仿真 (8)7 整点报时模块的设计 (9)8 模块的设计及仿真 (9)9 闹铃模块的设计和仿真 (10)10 试下载 (15)实验感想 (15)注解 (17)参考文献 (17)致谢 (17)正文1.设计要求说明利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。
本次EDA实验要求设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。
设计基本要求如下：1)能进行正常的时、分、秒计时功能；2)分别由六个数码管显示时分秒的计时；3)K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4)K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5)K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6)K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；设计提高部分要求7)使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ）；8)闹表设定功能；9)自己添加其他功能；2.符号说明3.方案论证3.1 脉冲分频电路的方案脉冲分频电路的主要目的是把最初的48MHz 的频率分为1KHz （用于驱动数码管和蜂鸣器报时用）、512Hz （用于蜂鸣器报时）、2Hz （用于快速校分和校时）和1Hz （用于作秒脉冲）。
设计思路：先设计个模48计数器，再设计模1000计数器。
模48计数器用两片74160芯片配若干门电路。
模1000计数器用三片74160芯片配以若干门电路。
方框图如下3.2 模60计数器的设计方案设计思路：用两片74160芯片加上少数门电路构成模60计数器，并且把相应的保持、校分、清零功能做上去。
图148MHz--1Hz 原理方框图位数据线） 图2 秒位模块功能方框图图3 分位模块功能方框图 位数据线）图4 时位模块功能方框图3.3 报时电路的设计方案使时钟具有整点报时功能：当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz, 59’59”时报时频率为1KHz。
由上表可以看出，Fout=MHC*MHA*MLD*MLA*SHC*SHA*{(SLC*SLA+SLB*SLA)*F512Hz+SLD*SLA*F1KHz}3.4 显示译码电路的设计方案显示译码电路由4个81MUX数据选择器、1个模6分频器、1个显示译码器7447组成、6个数码管。
考虑到数码管个数较多，所以采用动态译码显示。
3.5 闹铃模块的设计方案设计一个独立于正常计时模块外的计时模块。
正常时，显示时钟的时间，闹铃模块里锁存这设定的闹铃时间，比较器工作，时刻查询比较。
当时钟时间和设定的时间相同时比较器给出信号，蜂鸣器响。
设计类似校分校时的模块，设定闹钟时间。
3.6 整个电路的模块结构图6 整个电路的模块方框图4.48MHz—1Hz模块的设计及仿真4.1 MOD48计数器由两个74160计数器构成，搭成如下电路图。
图7 MOD48电路图图8 MOD48电路图的仿真结果4.2 MOD1000由三个74160计数器构成，搭成如下电路图。
图9 MOD1000电路图图10 MOD1000电路图的仿真结果4.3 MOD48M将上述模块接连起来，并引出其他有用的频率。
搭建如下电路图。
图11 MOD48M电路图产生2Hz和512Hz的思想：在最后一个MOD1000计数器的输出端引QB做为2Hz的信号。
把1KHz 的频率经过T 触发器进行分频，上图中T 触发器的方程式n n Q Q =+1。
5. 数字钟时、分、秒为的设计5.1 MOD24计数器的设计及仿真模24模块用于小时位。
它要设计保持、校时、清零功能，无需设计进位信号。
采用的是74160的清零功能，所以清零信号产生是小时高位出现0110。
由于74160本片的进位信号是与1001同时出现的。
所以用了D 触发器来延时。
保持功能是用74160自身的保持功能ENP 输入端。
图12MOD24计数器电路图图13校时与保持电路图校时功能要把来自开关的校时信号和正常的低位片产生的进位信号整合起来。
当KEY4为高电平时，2Hz 的校分信号可以通过，分为进位信号MRCO 屏蔽；当KEY4为高电平时，2Hz 的校分信号被屏蔽，分为进位信号MRCO 通过。
图14 MOD24计数器电路图的仿真图5.2 MOD60计数器构成秒位的设计及仿真由MOD60模块设计秒位计数器原理图及仿真图如下。
其清零信号是当高位出现0110。
进位信号是在59时产生的，即出现0101 1001。
进位信号经个D触发器延时后，在整60送出。
保持功能同前分析。
图15 MOD60计数器秒位电路图图16 MOD60计数器秒位电路图的仿真5.3 MOD60计数器设计分位计数器原理图及仿真图清零、保持功能和校分模块同前分析。
图17 MOD60计数器分位电路图图18 MOD60计数器分位电路图的仿真6.24选4和动态显示模块的设计及仿真实验中数码管的显示是采用动态驱动显示的，这样就设计到了数据的选择。
对引入模块的1KHz用74160进行6分频，用来驱动数码管的片选信号。
74160输出的A2、A1、A0三个信号是8选1选择器81mux和片选74138的公共输入信号。
图19 24选4电路图图20 24选4电路图的仿真7.整点报时模块的设计分析参见前面的方案论证部分。
图21 整点报时电路图8.总模块的设计及仿真图22 总的模块电路图图23 总的模块电路图的仿真从图中可以看出，总体的电路是可以正常工作，满足基本的设计要求：KEY1高电平时数码保持不变，KEY2高电平时时位分位清零，KEY3高电平时快速校分，KEY4高电平时快速校时。
在59分53、55、57秒均有512Hz的脉冲输出，在59分59秒有1KHz的高频脉冲输出。
9.闹铃模块的设计和仿真设计思路：闹铃模块是独立于上述数字钟的另一个数字钟，即设计另一个不带秒位的时钟。
由于实验板上总共有8个LED数码管，所以显示采用复用方式：正常显示为时钟时间，切换后显示定时时间。
这里起切换作用的由开关KEY5充当。
当KEY7为低电平时：显示时钟时间；闹钟定时的时位、分位输出保持；4片8位数值比较器工作。
当KEY7为高电平时：显示闹钟设定的时间，并且只有在此时才能设定闹钟，时钟正常计时，只是不显示。
闹铃模块的总体图如下：图24 闹铃电路图符号意义符号意义HHAT 数字钟小时十位HHD 闹钟定时小时十位HHBT 数字钟小时十位HHC 闹钟定时小时十位HHCT 数字钟小时十位HHB 闹钟定时小时十位HHDT 数字钟小时十位HHA 闹钟定时小时十位HLAT 数字钟小时个位HLD 闹钟定时小时个位HLBT 数字钟小时个位HLC 闹钟定时小时个位HLCT 数字钟小时个位HLB 闹钟定时小时个位HLDT 数字钟小时个位HLA 闹钟定时小时个位MHAT 数字钟分钟十位MHA 闹钟定时分位十位MHBT 数字钟分钟十位MHB 闹钟定时分位十位MHCT 数字钟分钟十位MHC 闹钟定时分位十位MHDT 数字钟分钟十位MHD 闹钟定时分位十位MLAT 数字钟分钟个位MLA 闹钟定时分位个位MLBT 数字钟分钟个位MLB 闹钟定时分位个位MLCT 数字钟分钟个位MLC 闹钟定时分位个位MLDT 数字钟分钟个位MLD 闹钟定时分位个位用4片8位比较器7485构成的比较电路如下：图25 闹铃电路图中的32位比较器分析其功能：COMPARE是与KEY7进过反相器相接的。
当KEY7为高电平时，COMPARE为低电平，这样第一片7485三个级联输入端ALBI,AEBI,AGBI都为低电平，输出ALBO,AEBO,AGBO也都为低，如此下去，整个比较器都不工作，最后的输出E3也为0；当KEY7为低电平时，COMPARE为高电平，这样第一片7485三个级联输入端AEBI为高电平，输出ALBO,AEBO,AGBO则根据小时的高位来比较输出：设定的闹铃时间，其小时的高位比实际的时间小时高位小或大，第一片7485输出的E0为0，后面几片E1、E2、E3都为0；若设定闹铃时间，其小时的高位比实际的时间小时高位相等，第一片7485输出的E0为1，后面几片的分析类似上面。
图26 闹铃电路图中的比较结果输出电路当比较器输出“相等”信号，即E3=1时，上面的电路开始工作。
该电路的主要功能是当闹铃时间到时，输出频率有变化的蜂鸣信号。
电路简单，就不再赘述了。
图27 闹铃电路图中的输入量上图是对输入该模块的几个信号的说明：该模块用到2Hz，512Hz，1KHz，KEY5,KEY6,KEY7。
