集成电路版图设计基础第五章：匹配
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《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
模拟集成电路版图的匹配和抗干扰设计PPT课件
5u 2u
15Ω 4u
14
匹配设计
• 系统失配例子 ——电容
假设对poly2的刻蚀 工艺偏差是0.1um， 两个电容的面积分 别是(10.1)2和(20.1)2， 则系统失配约为
1.1%
20um
20um
10um 10um
15
匹配设计
• 降低系统失配的方法
– 元件单元整数比
• 降低工艺偏差和欧姆接触电阻的影响
– 不同大小电容匹配时，匹配精度由小电容决定
8
匹配设计
• 电阻随机失配
– 两个阻值为R、宽度为W的电阻的失配： • Kp和ka分别为周围波动和区域波动的贡献，均是常 量
– 一般地，电sR阻失W配1与R宽度成ka反比W k，p 即阻值为原来2倍，
失配为原来的一半 – 不同阻值的电阻，可通过调整宽度来达到相同的匹配
26
抗干扰设计
• 数模混合集成电路中的版图布局
– 模拟和数字电源地的分离 –模拟电路和数字电路、模拟总线和数字总线尽量
分开而不交叉混合 –根据各模拟单元的重要程度，决定其与数字部分
的间距的大小次序
Digital Power Analog Power
Digital
Analog
27
抗干扰设计
• 电容的屏蔽
• 方差为：
m
1 N
N
i
i1
s 1N N1i1i来自m24
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布：
• 3δ失配：
| mδ |+3 sδ 概率99.7%
5
匹配设计
• 失配的原因
– 随机失配：尺寸、掺杂、氧化层厚度等影响元 件值的参量的微观波动(fluctuation)
15Ω 4u
14
匹配设计
• 系统失配例子 ——电容
假设对poly2的刻蚀 工艺偏差是0.1um， 两个电容的面积分 别是(10.1)2和(20.1)2， 则系统失配约为
1.1%
20um
20um
10um 10um
15
匹配设计
• 降低系统失配的方法
– 元件单元整数比
• 降低工艺偏差和欧姆接触电阻的影响
– 不同大小电容匹配时，匹配精度由小电容决定
8
匹配设计
• 电阻随机失配
– 两个阻值为R、宽度为W的电阻的失配： • Kp和ka分别为周围波动和区域波动的贡献，均是常 量
– 一般地，电sR阻失W配1与R宽度成ka反比W k，p 即阻值为原来2倍，
失配为原来的一半 – 不同阻值的电阻，可通过调整宽度来达到相同的匹配
26
抗干扰设计
• 数模混合集成电路中的版图布局
– 模拟和数字电源地的分离 –模拟电路和数字电路、模拟总线和数字总线尽量
分开而不交叉混合 –根据各模拟单元的重要程度，决定其与数字部分
的间距的大小次序
Digital Power Analog Power
Digital
Analog
27
抗干扰设计
• 电容的屏蔽
• 方差为：
m
1 N
N
i
i1
s 1N N1i1i来自m24
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布：
• 3δ失配：
| mδ |+3 sδ 概率99.7%
5
匹配设计
• 失配的原因
– 随机失配：尺寸、掺杂、氧化层厚度等影响元 件值的参量的微观波动(fluctuation)
集成电路版图设计基础第五章：模拟IC版图
电源分布是版图设计中非常重要 的一个环节，它涉及到如何合理 地分布电源网络，以保证电路的
稳定性和性能。
常用的电源分布技术包括电源网 格、电源岛和电源总线等，这些 技术可以有效减小电源网络的阻
抗和减小电压降。
热设计
在模拟IC版图设计中，热设计 是一个不可忽视的环节，它涉 及到如何有效地散热和防止热 失效。
验证与测试
功能验证
通过仿真测试或实际测试，验证版图实现的电路功能是 否正确。
时序验证
检查电路时序是否满足设计要求，确保电路正常工作。
ABCD
性能测试
对版图实现的电路进行性能测试，包括参数、频率、功 耗等方面的测试。
可测性、可维护性和可靠性测试
对版图进行测试，验证其在测试、维修和可靠性方面的 表现是否符合要求。
02
模拟IC版图设计流程
电路设计
确定设计目标
根据项目需求，明确电路 的功能、性能指标和限制 条件。
选择合适的工艺
根据电路需求，选择合适 的工艺制程，确保电路性 能和可靠性。
电路原理图设计
使用电路设计软件，根据 电路功能和性能要求，设 计电路原理图。
参数提取与仿真验证
对电路原理图进行仿真验 证，提取关键参数，确保 电路性能满足设计要求。
版图布局
确定版图布局方案
模块划分与放置
根据电路原理图和工艺制程要求，确定合 理的版图布局方案。
将电路原理图划分为若干个模块，合理放 置在版图上，确保模块间的连接关系清晰 、简洁。
电源与地线设计
考虑可测性、可维护性和可靠性
合理规划电源和地线的分布，降低电源和 地线阻抗，提高电路性能。
在版图布局时，应考虑测试、维修和可靠 性等方面的需求。
《集成电路版图设计》课件
元器件工作原理
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
了解各种元器件的工作原理是进行版图设计的基础，如晶 体管的工作原理涉及到载流子的运动和电荷的积累等。
元器件版图设计规则
在进行元器件版图设计时，需要遵循一定的设计规则，如 电阻的阻值计算、电容的容量计算等，以确保设计的准确 性和可靠性。
集成电路工艺
01 02
集成电路工艺流程
集成电路的制造需要经过多个工艺步骤，包括薄膜制备、光刻、刻蚀、 掺杂等，这些工艺步骤的参数和条件对集成电路的性能和可靠性有着重 要影响。
学生需要按照指导要求，完成集成电路版图设计实践任务，并
提交实践报告。
集成电路版图设计实践图设计
案例四
某混合信号集成电 路版图设计
案例一
某数字集成电路版 图设计
案例三
某射频集成电路版 图设计
案例五
某可编程逻辑集成 电路版图设计
集成电路版图设计实践经验总结
实践经验总结的重要性
特点
集成电路版图设计具有高精度、 高复杂度、高一致性的特点，需 要综合考虑电路功能、性能、可 靠性以及制造工艺等多个方面。
集成电路版图设计的重要性
01
02
03
实现电路功能
集成电路版图设计是将电 路设计转化为实际产品的 关键环节，是实现电路功 能的重要保障。
提高性能和可靠性
合理的版图设计可以提高 集成电路的性能和可靠性 ，确保产品在长期使用中 保持稳定。
DRC/LVS检查
进行设计规则检查和版图验证 ，确保版图设计的正确性和可 制造性。
布图输出
将版图数据输出到制造环节， 进行硅片的制作。
02
集成电路版图设计基础知识
半导体材料
半导体材料分类
半导体材料分为元素半导体和化合物半导体两大类，元素半导体包括硅和锗，化合物半导 体包括三五族化合物（如砷化镓、磷化镓等）和二六族化合物（如硫化镉、硒化镉等）。
版图的匹配和抗干扰设计
偏置
参考
抗干扰设计
• 加滤波电容
– 电源线上和版图空余地 方可填加MOS电容进行 电源滤波 – 对模拟电路中的偏置电 压和参考电压加多晶电 容进行滤波 MOS CAP
P-P CAP
• 刻蚀速率与刻蚀窗的大小有关，导致隔离大的多 晶宽度小于隔离小的多晶宽度 均与周围环境有关 • 同类型扩散区相邻则相互增强，异类型相邻则相 互减弱
匹配设计
• 系统失配
– 梯度效应
• 压力、温度、氧化层厚度的梯度问题，元件间的 差异取决于梯度和距离
匹配设计
• 系统失配例子 ——电阻
– 电阻设计值之为2：1 – 由于poly2刻蚀速度的偏差， 假设其宽度偏差为0.1u，则会 带来约2.4%的失配 – 接触孔和接头处的poly电阻， 将会带来约1.2%的失配；对 于小电阻，失配会变大 R=R□•(Leff)/(Weff) R□=996欧姆 Wp = 0.1u 5u 2u
• 随机失配可通过选择合适的元件值和尺寸来减小
– 系统失配：工艺偏差，接触孔电阻，扩散区相 互影响，机械压力，温度梯度等
• 系统失配可通过版图设计技术来降低
匹配设计
• 随机统计波动 (Fluctuations)
– 周围波动(peripheral fluctuations)
• 发生在元件的边沿 • 失配随周长的增大而减小
Analog Power Digital Analog Digital Power
抗干扰设计
• 电容的屏蔽
电路中的高阻接 点接上极板，以 减小寄生和屏蔽 干扰；电容下面 用接地的阱来屏 蔽衬底噪声 此地应为“干净” 地！可独立接出， 不与其他电路共享
CAP
抗干扰设计
• 敏感信号线的屏蔽
集成电路模拟版图设计基础ppt课件
4.2 LVS工具不仅能检 查器件和布线，而 且还能确认器件的 值和类型是否正确。
4. LVS文件
4.3 Environment
setting：
1) 将决定你用几层的 金属，选择一些你 所需要的验证检查。
2) 选择用命令界面运 行LVS，定义查看 LVS报告文件及LVS 报错个数。
定义金 属层数
关闭ERC 检查
2.2互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
ppt课件
11
2.1 器件
2.1.1 MOS管
NMOS
PMOS
MOS管剖面图
2.1 器件
2.1.1 MOS管
NMOS工艺层立体图
ppt课件
NMOS版图
13
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例
ppt课件
26
3. 版图编辑器 6) virtuoso编辑器 --版图编辑菜单
ppt课件
27
3. 版图编辑器 7) virtuoso编辑器 --显示窗口
ppt课件
28
3. 版图编辑器 8) virtuoso编辑器 --版图显示
ppt课件
29
3. 版图编辑器 9) virtuoso编辑器--数据流格式版图输出
ppt课件
39
1. 必要文件
PDK
*.tf display.drf
DRC LVS cds.lib .cdsenv .cdsinit
ppt课件
40
2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的
4. LVS文件
4.3 Environment
setting：
1) 将决定你用几层的 金属，选择一些你 所需要的验证检查。
2) 选择用命令界面运 行LVS，定义查看 LVS报告文件及LVS 报错个数。
定义金 属层数
关闭ERC 检查
2.2互连
2.2.1金属（第一层金属，第二层金属……） 2.2.2通孔
ppt课件
11
2.1 器件
2.1.1 MOS管
NMOS
PMOS
MOS管剖面图
2.1 器件
2.1.1 MOS管
NMOS工艺层立体图
ppt课件
NMOS版图
13
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例
ppt课件
26
3. 版图编辑器 6) virtuoso编辑器 --版图编辑菜单
ppt课件
27
3. 版图编辑器 7) virtuoso编辑器 --显示窗口
ppt课件
28
3. 版图编辑器 8) virtuoso编辑器 --版图显示
ppt课件
29
3. 版图编辑器 9) virtuoso编辑器--数据流格式版图输出
ppt课件
39
1. 必要文件
PDK
*.tf display.drf
DRC LVS cds.lib .cdsenv .cdsinit
ppt课件
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2. 设计规则
2.1 版图设计规则——工艺技术要求 2.2 0.35um，0.25um，0.18um，0.13um，不同的
第5章集成电路版图设计
2013-6-27
2013-6-27
N阱设计规则
编号
1.1 1.2 1.3 1.4
描
述
尺寸
(μm )
目的与作用
保证光刻精度和器件尺 寸 防止不同电位阱间干扰 保证N阱四周的场注N区 环的尺寸 减少闩锁效应
N阱最小宽度 N阱最小间距 N阱内N阱覆 盖P+ N阱到N阱外 N+距离
10.0 10.0 2.0 8.0
2013-6-27
（2） 防止A1条开路的主要方法是尽少通过氧化层台阶。 如果必须跨过台阶，则采取减少台阶高度和坡度的办 法。例如对于厚氧化层上的引线孔做尺寸大小不同的 两次光刻（先刻大孔，再刻小孔），以减小台阶坡度， 如图所示。
2013-6-27
（3） 为防止A1条电流密度过大造成的电迁移失 效 ， 要 求 设 计 时 通 过 A1 条 的 电 流 密 度 J＜ 2×105A/cm2（即2mA/μ m2），A1条要有一定的 宽度和厚度。 （4） 对多层金属布线，版图设计中布线层数及 层与层之间通道应尽可能少。
2013-6-27
5.2 版图几何设计规则
版图设计规则：是指为了保证电路的功能和一定 的成品率而提出的一组最小尺寸，如最小线宽、 最小可开孔、线条之间的最小间距、最小套刻间 距等。 设计规则反映了性能和成品率之间可能的最好的 折衷。规则越保守，能工作的电路就越多(即成品 率越高)；然而，规则越富有进取性，则电路性能 改进的可能性也越大，这种改进可能是以牺牲成 品率为代价的。 描述几何设计规则的方法：微米规则和λ 规则。
PSG
Pad
MET5
MVIA4
IMD4
MET4
MVIA3
IMD3
MET3
模拟集成电路版图的匹配和抗干扰设计(精选)PPT文档共35页
•
29、在一切能够接受法律支配的人类 的状态 中，哪 里没有 法律， 那里就 没有Байду номын сангаас 由。— —洛克
•
30、风俗可以造就法律，也可以废除 法律。 ——塞·约翰逊
计（精选）
▪
26、要使整个人生都过得舒适、愉快，这是不可能的，因为人类必须具备一种能应付逆境的态度。——卢梭
▪
27、只有把抱怨环境的心情，化为上进的力量，才是成功的保证。——罗曼·罗兰
▪
28、知之者不如好之者，好之者不如乐之者。——孔子
▪
29、勇猛、大胆和坚定的决心能够抵得上武器的精良。——达·芬奇
▪
30、意志是一个强壮的盲人，倚靠在明眼的跛子肩上。——叔本华
谢谢！
35
模拟集成电路版图的匹配和抗干扰设
•
26、我们像鹰一样，生来就是自由的 ，但是 为了生 存，我 们不得 不为自 己编织 一个笼 子，然 后把自 己关在 里面。 ——博 莱索
•
27、法律如果不讲道理，即使延续时 间再长 ，也还 是没有 制约力 的。— —爱·科 克
•
28、好法律是由坏风俗创造出来的。 ——马 克罗维 乌斯
《集成电路版图设计》课件
布局原则
在布局时，应遵循一些基本原则，如模块化、层次化、信号流向清晰等，以提高 布局的可读性和可维护性。
优化方法
可以采用一些优化方法来提高布局的效率和可读性，如使用自动布局算法、手动 调整布局、考虑布线约束等。
布线优化
布线原则
在布线时，应遵循一些基本原则，如 避免交叉、减少绕线、保持线宽一致 等，以提高布线的可靠性和效率。
04
集成电路版图设计技巧与优化
布图策略与技巧
布图策略
根据电路功能和性能要求，选择合适的布图策略，如层次化、模块化、对称性 等，以提高布图的效率和可维护性。
技巧
在布图过程中，可以采用一些技巧来提高布图的效率和可读性，如使用标准单 元、宏单元等模块化设计，以及合理利用布局空间、避免布线拥堵等。
布局优化
用于实现电路中的电阻功能，调节电流和电 压。
电感器
用于实现电路中的电感功能，用于产生磁场 和感应电流。
版图设计规则
几何规则
规定了各种几何元素的使用方法和尺寸 ，以确保版图的准确性和一致性。
器件规则
规定了各种器件的尺寸、形状和排列 方式，以确保器件的性能和可靠性。
连线规则
规定了各种连线元素的宽度、间距和 连接方式，以确保电路的可靠性和稳 定性。
直线
用于连接集成电路中的不同部 分，实现电路的导通。
弧线
用于表示不同层之间的过渡， 以平滑电路。
折线
用于表示复杂电路中的分支或 连接点。
点
用于表示电路中的节点或连接 点。
ቤተ መጻሕፍቲ ባይዱ 器件元素
晶体管
用于实现电路中的逻辑功能，是集成电路中 的基本元件。
电容器
用于实现电路中的电容功能，用于存储电荷 和过滤信号。
集成电路版图设计基础第五章：匹配
the real resistors, encased by dummy devices, are protected from over-etching on all four sides.
school of phye basics of ic layout design 22
匹配方法 之四：共心 common centroid
school of phye
basics of ic layout design
19
匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
• 把器件围绕一个公共的中心点放臵称为共心布臵，甚至把器件在 一条直线上对称放臵也可以看作共心技术。 • 现有的集成工艺中, 共心技术可以降低热梯度或工艺存在的线性 梯度。热梯度是由芯片上面的一个发热点产生的,它会引起其周围 的器件的电气特性发生变化。离发热点远的器件要比离发热点近 的器件影响要小。共心技术使热的梯度影响在器件之间的分布比 较均衡。
basics of ic layout design
2 1.8
2 2.5
school of phye
8
匹配方法
• 当集成电路产业刚刚起步的时候,制造工业仍然相对落 后。即使你将两个需要匹配的器件放的很近, 我们也仍 然无法保证它们的一致性。 现在虽然制造工艺越来越 精确,但是匹配问题的研究从来就没有停止过, 相反地, 匹配问题显得日益突出和重要。 • 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑:
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placement around a common central point
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basics of ic layout design
23
匹配方法 之四：共心 – 四方交叉 cross quading
• 四方交叉法是将需要匹配的两个器件一分为二, 交叉放臵, 尤其适 用于两个 MOS器件。 • 采用四方交叉法可以进一步发挥共心的技术优势。 • 成对角线放臵的两半必须总是形成一个通过中心点的单个器件才 是真正的四方交叉，一个或者四个器件不能进行四方交叉。
school of phye
basics of ic layout design
16
匹配方法 之二：交叉法 interdigitating device
1
2
3
AABBAABB pattern
ABBAABBA pattern
school of phye
basics of ic layout design
• analog transistors often have a large W/L ratio. • Interdigitization can be used in a multiple transistor circuit layout to distribute process gradients across the circuit. This improves matching. • two matched transistors with one node in common: ★ split them in an equal part of fingers (for example 4) ★ interdigitate the 8 elements: AABBAABB or ABBAABBA
school of phye
basics of ic layout design
11
匹配方法 之二：交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配，这个 器件称为定义部件（图5-5，P104）。
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basics of ic layout design
匹配规则 简单匹配 匹配方法
school of phye
basics of ic layout design
1
匹配规则
• 之一：把匹配器件相互靠近放臵。
place matched devices close to each other.
• 之二：使器件保持同一方向。
keep devices in the same orientation.
• Also use dummy poly strips to minimize mismatch induced by etch undercutting during fab. And these widths of dummy gates can be shorter than the actual gates.
Here the dummies are shorted transistors. Remember their parasitic contribution!?
school of phye
basics of ic layout design
21
匹配方法 之三：虚设器件 dummy device
• 另外一种情况就是当你需要这些器件高度匹配的时候, , 也可以在 四周都布满虚拟器件, 防止在四边的过度腐蚀, 以保证每个器件的 周围环境都一致。 其缺点就是这种方法会占用很大的面积,采用 时应多多考虑实际项目的需要。
the real resistors, encased by dummy devices, are protected from over-etching on all four sides.
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匹配方法 之四：共心 common centroid
需要匹配的器件彼此靠近 注意周围器件 保持匹配器件方向一致
遵守这 3条基本原则, 就可以很好的实现匹配。
school of phye
basics of ic layout design
9
匹配方法 之一：根器件方法 root device method
• 根部件，在这里指这样一个电阻，可以根据这一个电阻设计出所 有其他的电阻。 • 用最小的电阻作为根器件,这样的选择当然也可以实现我们需要的 匹配, 但同时我们却忽略了另外一个问题,那就是像 2 K Ω 这样 的电阻如果用 2 5 0 Ω 做根器件, 那么就需要 8个根器件串联起 来实现, 这就导致了这 8个电阻之间接触电阻也同时加大了,这是 我们不希望看到的。
real resistors
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basics of ic layout design
20
匹配方法 之三：虚设器件 dummy device
• Ending elements have different boundary conditions than the inner elements => use dummy
• 就CMOS晶体管而言，对其特性影响最大的参数是栅长和栅宽。 • 在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这 样发生在一个晶体管宽度上的刻蚀误差将出现在另一个晶体管的 长度上。 20X2 19.8X2.5 画版图时匹配 制造时不匹配 20X2 20.5X1.8
20 19.8 20 20.5
• regular (rectangular shape)
• parallel elements
• Possibly, the current flowing in the same direction.
school of phye
basics of ic layout due to fabrication
surround yourself with dummies.
• 之六：四方交叉成对器件。
cross-guad your device pairs.
school of phye
basics of ic layout design
3
匹配规则
• 之七：使布线上的寄生参数匹配。
match the parasitics on your wiring.
12
匹配方法 之二：交叉法 interdigitating device
两组电阻指状交叉排列
将其指状交叉匹配 指状交叉部件的布线
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匹配方法 之二：交叉法 interdigitating device
• Interdigitize large aspect ratio devices to reduce source/drain depletion capacitance. Using an even number (n) of gate fingers can reduce Cdb, Csb to onehalf or (n+2)/2n depending on source/drain designation. • Typically it is preferred to reduce drain capacitance more so than source capacitance.
• 之三：选择一个中间值作为根部件。
choose a middle value for a root component.
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匹配规则
• 之四：采用指状交叉方式。
interdigitate.
• 之五：用虚设器件包围起来。
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匹配方法 之二：交叉法 interdigitating device
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匹配方法 之二：交叉法 interdigitating device
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匹配方法 之三：虚设器件 dummy device
• 当这些电阻被刻蚀的时候,位于中间的器件所处的环境肯定与两边 的不同,位于两边的器件所受的腐蚀会比中间的器件多一些,这一 点点的区别也许会对匹配产生非常不可预知的结果。 • 为了使上述电阻在加工上面也保持一致,最简单的办法就是在两边 分别放臵一个 “虚拟电阻”(“dummy resistor ”),而实际上它 们在电路连线上没有与其它任何器件连接,它们只是提供了一些所 谓的“靠垫”, 以避免在两端过度刻蚀。这就是虚拟器件, 保证所 有器件刻蚀一致。 dummy etch
• 之十三：掩模设计者不会心灵感应。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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简单匹配 - matching single transistor
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2 1.8
2 2.5
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匹配方法
• 当集成电路产业刚刚起步的时候,制造工业仍然相对落 后。即使你将两个需要匹配的器件放的很近, 我们也仍 然无法保证它们的一致性。 现在虽然制造工艺越来越 精确,但是匹配问题的研究从来就没有停止过, 相反地, 匹配问题显得日益突出和重要。 • 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑: