几种数字式鉴相器电路_王德凡

锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1，Ud = Kd (θi –θo) U F = Ud F （s ）θiθo图1鉴相器（PD ）鉴相器用来鉴别输入信号Ui 与输出信号Uo 之间的相位差 ，并输出误差电压Ud 。

Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除 ，形成压控振荡器（VCO ）的控制电压Uc 。

Uc 作用于压控振荡器的结果是把它的输出振荡频率f 。

拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。

维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。

60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。

具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。

构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。

异或门的逻辑真值表示于表1，图2是逻辑符号图。

表1 图2从表1可知，如果输入端A 和B 分别送 2π入占空比为50%的信号波形，则当两者存在相位差∆θ时，输出端F 的波形的 占空比与∆θ有关，见图3。

将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与∆θ有关，这样，我们就可以利用异或门来进行相位到电压 ∆θ的转换，构成相位检出电路。

于是经积 图3F O o U K dtd =θVPD LP F VC O Ui Uo ABF __F = A B + A B F B A分器积分后的平均值（直流分量）为：UU = Vdd * ∆θ/ π(1) Vcc不同的∆θ，有不同的直流分量Vd。

∆θ与V的关系可用图4来描述。

从图中可知，两者呈简单线形关1/2Vcc系：Ud = Kd *∆θ(2)1/2ππ∆θKd 为鉴相灵敏度图。

数字（鉴相）环失锁现象及解决办法八一无线数字（鉴相）环失锁现象及解决办法【摘要】通过比较正弦鉴相器与数字鉴相器特性，本文指出锁相环设计者选用数字鉴相器存在的问题，并分析了其失锁原理，最后提出解决办法。

【关键词】锁相环鉴频鉴相器失锁牵引一、前言传统的正弦鉴相器（P。

D）相对来说比较笨重，数字器件广泛使用之后，在锁相环路中亦多采用数字鉴相器，它小巧（可以表面贴装）可靠，而且经济方便, 所以传统的正弦鉴相器日渐少用，在许多无线电设备中为求电路简洁高效，经常使用含有“数字鉴相器”的“组合式锁相环”（见图四）这种锁相环的特点是VCO频率fo不直接送至鉴相器，而是先将fo与第二基频fi2混频，取其差频fR经N分频后再送鉴相器与第一基频fi1进行相位比较，这就产生了一个问题，两个互为镜相的频率（fi2+fR =fo和fi2-fR= f o#）都可能产生同样差频fR，在初始值或大跨度切换（如110Mhz跳到 455KHz）频率时，（当N 改变时VCO fo不会瞬变）压控震荡频率很可能超过镜相频率f o#，这对于正弦鉴相器来说（只检相差）对频差不敏感，不会造成麻烦，而对“数字鉴相器”则不尽然，因为许多“数字鉴相器”实质上是为“鉴频- 鉴相器”，存在频差时以“鉴频”方式工作，而且不能识别是否镜相频率，把已经“超出”镜相频率F o#的VCO震荡误判为“低于”Fo，于是它随即改变误差电压驱使VCO频率进一步超出镜相频率f o#，如此恶性循环而形成逆牵性失锁，整个电路工作瘫痪，对此，PLL设计者宜慎审电路防此一患（这种故障在整机出厂检测中常不出现，而在不同的时间、不同的工作环境中个别元件工作点发生微小变化后突然显露出来），今将逆牵性失锁形成机制和消除方法剖叙如下：二、两种鉴相器的特性A. 正弦监相器（P。

D）将压控震荡器（ＶＣＯ）输出频率fo的相位qo与基准频率fi的相位qi进行比较，输出随相位差qe变化的误差电压Ue，正弦鉴相器不能识别频率差，它的输出电压Ue随相位差qe作正弦变化,经LPF滤除高频成分，输出控制电压UF用来控制ＶＣＯ，（即VCO的震荡频率是随UF变化的）见（1）及（2）式：UF =KP Sin（qi-qo）=KP Sinqe （1）fo（t）=fom+Kvco UF（t）（2）qe的变化范围不会超出３６０度，故控制电压UF是以２兀为周期的曲线函数，见（图二）。

数字鉴相器电路(图1)鉴相器，使输出电压与两个输入信号之间的相位差有确定关系的电路。

表示其间关系的函数成称为鉴相特性。

鉴相器是锁相环的基本部件之一，也用于调频和调相信号的解调。

常见的鉴相特性有余弦型、锯齿型与三角型等。

鉴相器可以分为模拟鉴相器和数字鉴相器两种。

二极管平衡鉴相器是一种模拟鉴相器。

两个输入的正弦信号的和与差分别加于检波二极管，检波后的电位差即为鉴相器的输出电压。

其鉴相特性通常为余弦型的。

鉴频鉴相器是一种数字鉴相器。

两个输入信号是脉冲序列，其前沿（或后沿）分别代表各自的相位。

比较这两个脉冲序列的频率和相位即可得到与相位差有关的输出。

这种鉴相器的鉴相特性为锯齿形。

因它兼具鉴频作用，故称鉴频鉴相器。

PLL的概念我们所说的PLL。

其实就是锁相环路，简称为锁相环。

许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。

锁相环路是一种反馈控制电路，简称锁相环（PLL）。

锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制的）锁相环。

PLL的组成锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。

锁相环组成的原理框图锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。

编辑本段原理使输出电压与两个输入信号之间的相位差有确定关系的电路。

表示其间关系的函数称为鉴相特性。

数字锁相环原理及应用.全数字锁相环结构及原理数字锁相环的结构数字锁相环的一般组成如下图1所示，由数字鉴相器(DPD, Digital Phase Detector) ＞数字环路滤波器(DLF, Digital Loop Filter) ＞数字压控振荡器(DCO, Digital Control Oscillator)三部分组成。

图1 数字锁相环路的基本结构(1)数字环路鉴相器(DPD)数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。

它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前一滞后型数字鉴相器和奈奎斯特速率取样鉴相器。

(2)数字环路滤波器(DLF)数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。

数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。

引入数字环路滤波器和模拟锁相环路引入环路滤波器的U的一样，是作为校正网络引入环路的。

因此，合理的设讣数字环路滤波器和选取合适的数字滤波器结构就能使 DPLL满足预定的系统性能要求。

(3)数字压控振荡器(DCO)数控振荡器，乂称为数字钟。

它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器(VCO)。

但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。

其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。

全数字锁相环工作原理全数字锁相环的基本工作过程如下：(1)设输入信号Ui(t)和本振信号(数字压控振荡器输出信号)uo(t)分别是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压ud(t)。

(2)数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压uc(t) 加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电圧的变化而变化。

专利名称：分样鉴相器电路和分样bang bang鉴相器的方法专利类型：发明专利
发明人：瓦朗坦·艾布拉姆宗,A·阿米尔克汉尼,安普·P·若泽
申请号：CN201910184088.X
申请日：20190312
公开号：CN110266307A
公开日：
20190920
专利内容由知识产权出版社提供
摘要：本发明公开了分样鉴相器电路和分样bang bang鉴相器的方法。

一种用于分样鉴相器电路的系统和方法包括bang bang鉴相器(BBPD)，连接至BBPD的UP输出端的UP滚动计数器，以及连接至BBPD的DOWN输出端的DOWN滚动计数器。

电荷泵连接至UP滚动计数器和DOWN滚动计数器，并被配置成接收来自UP滚动计数器的分样UP信号和来自DOWN滚动计数器的分样DOWN信号。

电荷泵被进一步配置成根据接收到的分样UP信号和分样DOWN信号而提供控制电压。

申请人：三星显示有限公司
地址：韩国京畿道
国籍：KR
代理机构：北京德琦知识产权代理有限公司
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数字鉴相器,数字鉴相器原理是什么?背景知识：随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。

数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(简称DPLL)。

数字锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。

数字鉴相器就是DPLL的主要单元。

基本原理：在比相的信号虽然经过了一系列处理，但仍可能含有干扰信号。

其信号的特点:1.噪声的影响在转变成方波后只存在于理想方波的前后沿附近，而高低电平中间部分不受噪声影响;2.被鉴相信号的频率一致，而且存在一定的相位差，使两路信号的沿互相错开，每一路受噪声影响的前后沿正好对应于另一路不受影响的电平部分。

而一般的鉴相器都没有抑制噪声的能力，即使是一点小的抖动也将导致鉴相的失败。

故本设计利用触发器的边沿触发和锁存功能设计了高抗噪声数字鉴相器，采用VHDL语言编制调试了鉴相器功能。

如图是经过编译以后生成的原理图。

输入信号的相位Φa与反馈输人信号的相位Фb的相位差Фe=Фa-Фb时，鉴相器输出低电平。

当Фe > 0 时，鉴相器输出信号Ud(t) 输出正比于相位差的脉宽信号，Up(t) 输出低电平。

当Фe < 0时，鉴相器的输出信号Up(t)输出正比于相位差的脉宽信号，Ud (t)输出低电平。

线性鉴相范围为±л，线性鉴相增益kd =1/л(v/rad)。

下面对该鉴相器的抗干扰能力作定量分析。

若设干扰信号是峰值为An的正弦信号，被鉴别的两路信号的相位差为α，其值为As，则有:实际上，大多数干扰为随机白噪声，所以信噪比为:从上式可以看出该鉴相器具有较强的抗干扰能力，这也保证了整个系统对恶劣环境的适应能力。