Cadence Innovus助力Realtek成功开发DTV SoC解决方案

展讯使用Cadence Innovus设计实现系统加速设计效率益华电脑(Cadence Design Systems, Inc.)宣布，展讯通讯(上海)公司(Spreadtrum Communications (Shanghai) Co., Ltd.,)运用全新的Cadence Innovus 设计实现系统，大幅缩短数百万级28nm IP 模组的周转时间(TAT)，同时达成功耗、效能与面积(PPA)目标。

相较于使用其原先的方案，Innovus 方案大幅减少展讯这IP模组的周转时间，同时满足原定的PPA 目标。

 展讯设计执行速度的提升与产能的增益，导源于Innovus 设计实现系统的最新的GigaPlace 布局引擎，高品质布局最佳化搭配先进的全流程多重执行绪技术强化的快速收敛。

多重执行绪技术贯穿整个Innovus 设计流程，让目前设计伺服器领域中常见的8 与16颗CPU机器能够发挥最佳产能。

 展讯通讯ASIC副总裁Robin Lu表示：与原先的解决方案相较，Innovus 设计实现系统大幅提升展讯一个数百万级关键IP 核心的执行速度。

由于执行速度的提升，我们能够在竞争日益激烈的行动装置市场上，很有信心地采取积极时程表，同时提供卓越的品质。

 Cadence 数位与Signoff事业群资深副总裁Anirudh Devgan表示：在这个以上市前置时间很短，以快速周转时间积极达成PPA 至为关键的市场上，展讯的设计堪称为行动应用中极为复杂的设计。

Innovus 设计实现系统提供卓越的起始布局，利用它大量的多重执行绪最佳化引擎，在最佳的时间内达成功耗、效能和面积目标，让这些复杂的设计得以加速实现。

 Innovus设计实现系统是新一代实体设计实现解决方案，让系统晶片(SoC)开发人员能够提供具备同级最佳PPA的高品质设计，同时缩短上市前置时间。

 tips:感谢大家的阅读，本文由我司收集整编。

仅供参阅！。

扫码注册平头哥OCC 官网观看各类视频及课程阿里云开发者“藏经阁”海量电子手册免费下载平头哥芯片开放社区交流群扫码关注获取更多信息平头哥RISC-V 系列课程培训扫码登录在线学习目录RISC-V处理器架构 (5)1.RISC-V架构起源 (5)2.RISC-V架构发展 (5)3.RISC-V架构与X86、ARM在商业模式上的区别 (6)4.RISC-V架构现状和未来 (7)5.RISC-V处理器课程学习 (9)平头哥玄铁CPU IP (10)1.概述 (10)2.面向低功耗领域CPU (10)3.面向中高端服务器CPU (16)4.面向高性能领域CPU (23)5.玄铁CPU课程学习 (26)无剑平台 (27)1.无剑100开源SoC平台 (27)2.无剑600SoC平台 (28)平头哥RISC-V工具链 (34)1.RISC-V工具链简介 (34)2.剑池CDK开发工具 (37)3.玄铁CPU调试系统 (44)4.HHB (51)5.剑池CDK开发工具课程学习 (54)平头哥玄铁CPU系统 (55)1.YoC (55)2.Linux (56)3.Android (62)RISC-V玄铁系列开发板实践 (67)1.基于玄铁C906处理器的D1Dock Pro开发实践 (67)2.基于玄铁E906处理器的RVB2601开发实践 (82)RISC-V应用领域开发示例 (100)1.基于D1Dock Pro应用开发示例 (100)2.基于RVB2601应用开发示例 (106)RISC-V未来探索 (116)1.平头哥开源RISC-V系统处理器 (116)2.平头哥对RISC-V基金会贡献 (117)3.高校合作 (117)RISC-V处理器架构1.RISC-V架构起源RISC-V架构是一种开源的指令集架构。

最早是由美国伯克利大学的Krest教授及其研究团队提出的，当时提出的初衷是为了计算机/电子类方向的学生做课程实践服务的。

0引言随着集成电路工艺发展,物理设计流程已相对成熟,但是随着芯片规模增大,频率提升,复杂度提升,芯片的物理实现变得越来越困难。

研究和实践均表明,插入缓冲器是物理设计有效的优化互连延时的方法,但是,缓冲器插入有其局限性。

目前的研究及电子设计自动化(Electronics Design AutomationEDA)工具大多都没有考虑寄存器和逻辑单元布局(placement)后物理位置的影响,寄存器和逻辑单元通常被认为放置在最佳位置。

由于时钟树综合(Clock Tree Synthesis,CTS),缓冲器的数量急剧增加,结果可能会发生显著变化。

由于这些原因,在物理设计阶段仍可能发现许多时序违反,因此很难避免冗长的设计迭代。

本文通过建立适用于高性能芯片设计的物理设计流程,并对缓冲器的特性及作用进行分类讨论,提出一种在布局阶段对设计进行二次优化的方法,并结合这个方法给出相应的物理设计流程。

最终使物理设计性能得到优化。

1物理设计介绍1.1物理实现方式随着芯片设计复杂度增加,规模增大,频率提升,从RTL到GDSII过程的每一步,对于EDA工具、工程师和计算机硬件都是巨大的挑战[1],设计收敛的关键问题往往集中在某些模块,层次化设计就是“自上向下”地将大而复杂的设计分割成多个分割块,然后对各个分割块单独进行物理设计。

层次化设计已经成为大规模复杂芯片后端设计的主流方法[2]。

对于分割块的物理设计是在逻辑网表基础上以标准单元作为最底层的子节点进行“自下而上”的展平式设计的。

各分割块物理设计完成后合并到顶层完成整个设计。

1.2传统布局布线流程芯片设计的物理实施通常被简称为布局布线基于Innovus提升芯片性能的物理实现方法边少鲜1,David He1,栾晓琨1,蒋剑锋1,翟飞雪1,蔡准2(1.天津飞腾信息技术有限公司,湖南长沙410000;2.上海楷登电子科技有限公司,上海201204)摘要:对于规模日益增大,工作频率不断增加的高性能芯片设计,性能一直是物理设计的重点和难点。

Cadence：从语音到图像,人工智能关键技术一个都没少单祥茹【期刊名称】《中国电子商情·基础电子》【年(卷),期】2018(000)012【总页数】3页(P17-19)【作者】单祥茹【作者单位】【正文语种】中文最近三年，人工智能发展不断提速。

无人驾驶、智能家居、无人工厂、无人物流、智慧医疗、智慧教育、服务机器人等，人工智能已经全面进入到这些与我们的工作和生活密切相关的应用领域。

业界普遍认为，人工智能将引发新一轮的产业革命。

为此，科技巨头们纷纷加紧在这场科技盛宴中找寻商机，并不断加大资金投入。

Cadence近日就发布了两款Tensilica系列全新产品：Tensilica DNA 100处理器IP、Tensilica HiFi 5音频/语音数字信号处理器IP，分别将产品目标锁定在设备端神经络推理、人机交互等设备测人工智能应用。

DNA 100处理器IP：将设备端AI应用处理器的性能提升4.7倍在人工智能日益普及的今天，对于那些需要小型电池供电的物联网应用而言，必须面对这样一个难题，那就是，运行最新的神经网络模型会使系统的功耗预算严重不足。

目前，市场急需具有更高效架构的处理器产品。

“Cadence全新Tensilica DNA 100处理器采用的创新稀疏计算引擎解决了这些局限性，在任何功耗预算下均能提供优秀性能。

”Cadence公司IP事业部Tensilica资深产品总监Lazaar Louis在产品发布会上表示。

图1 Tensilica DNA 100 处理器方框图Lazaar Louis称，Tensilica DNA100处理器IP是业界首款深度神经网络加速器（DNA）AI处理器IP，它的高性能和高能效，使其非常适用于自动驾驶汽车（AV）、ADAS、视频监控、机器人、无人机、增强现实（AR）/虚拟现实（VR）、智能手机，以及智能家居等物联网领域的设备端神经网络推理应用。

性能和能效双提升：神经网络推理需求涉及不同量级的人工智能处理和多种神经网络类型。

Cadence推出验证调试器,实现显著的效率提升和时间节省全球电子设计创新领先企业Cadence 设计系统公司(NASDAQ: CDNS)，日前宣布推出Incisive 调试分析器，这是一款全新的面向RTL、测试平台与SoC 验证的创新验证调试产品，能实现调试时间与资源投入的大幅节省。

Cadence 客户使用这种独特的多语言调试解决方案能够将平均时间节省达40% 甚至更多。

Incisive 调试分析器是一种创新的调试技术，帮助我们在几分钟之内修复原本需要几个小时才能修复的BUG，其中包括我们HDL 设计中复杂多线程行为的根源诱因。

更重要的是，能在验证环境中完成修复，Altair Semiconductor 硅设计副总裁Eli Zyss 说，我们看到很多验证与设计工程师利用后期加工回放调试器与Incisive 调试分析器里的原因分析功能，这样能够极大地提升调试效率。

如今很多SoC 公司将其验证工作中50%以上的时间花在调试上，Incisive 调试分析器以独特的调试功能瞄准这一巨大的验证瓶颈。

比如，该调试器能够让用户在其硬件验证语言(HVL)和硬件描述语言(HDL)之前转换自如。

此外，用户可以直接在线与变量上点击，不断前后跳转，直到源代码已经执行，或者变量值已经改变，让他们能锁定问题所在。

其他独有特性包括综合的互动日志文件分析功能，以及智能筛选和可点击的信息，将用户直接带到源代码或波形数据库中的关键点。

调试器提供了相关调试调查信息，让用户能够迅速而轻松地过滤掉来自任何平台(HVL 和HDL代码)的信息，并通过提供因果关系情况与调试线索寻找问题根源。

我们的客户一直在寻找一种全面的RTL、测试平台与SoC 调试解决方案，。

掌微科技采用Cadence Encounter数字IC设计平台加速GPS芯片设计Cadence宣布掌微科技（CentralityCommunICations）采用了具有全局综合技术的Cadence®Encounter®RTLCompiler和EncounterConformal®EquivalenceChecker设计工具，成功加速了其芯片实体设计过程，并大大缩小了芯片尺寸。

在Cadence先进设计工具的帮助下，芯片设计周期短，硅片（QoS）质量高，产品更具有市场竞争力。

在CentralityAtlas™导航处理器系列芯片设计中，掌微科技采用CadenceEncounterRTLCompilerXL和EncounterConformalEquivalenceChecker设计工具，为导航及娱乐系统（NIS）市场带来功能与价值方面的崭新标准。

掌微科技还在Cadence技术帮助下成功化解项目中的设计瓶颈，为项目节省长达半个月的时间，大大加快了产品上市速度。

具有全局综合技术的EncounterRTLCompiler能使设计团队发挥更好的水平，在更短时间内，设计出更具竞争力的产品。

目前，全球二百多家企业都已在消费电子、通讯、网络、图形等高度复杂的产品设计中采用了这项先进的Encounter技术。

EncounterConformalEquivalenceChecker使用自主开发的形式技术验证片上系统(SoC)从RTL到版图的设计。

EncounterConformalEquivalenceChecker提供唯一完整的等效检查(EquivalenceCheck)解决方案，能够验证众多电路类型，包括复杂算术逻辑、数据流、存储器和定制逻辑，并可在低功耗下执行各项验证任务。

具有全局综合技术的EncounterRTLCompiler和EncounterConformalEquivalenceChecker是CadenceEncounter数字IC设计平台的核心技术，也是CadenceLogicDesignTeamSolution的重要组成部分。