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软件无线电中心思想1992年，MILTRE MILTRE公司的公司的Joseph Mitola Mitola首次明确提出了软件无线电的概念。
其中心思想是：构造一个具有开放性、标准化、模块化构造一个具有开放性、标准化、模块化的通用硬件平台，将各种功能，如工作频段、调制解调类型、数据格式、加密模式、段、调制解调类型、数据格式、加密模式、通信协议等用软件来完成，并使A/D 和和D/A转换器尽可能靠近天线，以研制出具有高度灵活性、开放性的新一代无线通信系统。
灵活性、开放性的新一代无线通信系统。
软件无线电基本平台设计一般说来，软件无线电主要由天线、一般说来，软件无线电主要由天线、射频前端、宽带射频前端、宽带A/D A/D- -D/A D/A转换器、通信和转换器、通信和数字信号处理以及各种软件组成，理想的数字信号处理以及各种软件组成，理想的软件无线电的组成结构如下图软件无线电的核心技术带通采样（欠采样）数字上下变频调制解调同步技术多速率信号处理数字滤波等软件无线电的三种结构形式1。
射频低通采样软件无线电结构（Nyquist采样）这种结构的软件无线电，结构简洁，把模拟电路的数量减少到最低程度，如图所示。
从天线进来的信号经过滤波放大后就由A/D进行采样数字化，这种结构不仅对A/D转换器的性能如转换速率、工作带宽、动态范围等提出了非常高的要求，同时对后续DSP 或ASIC（专用集成电路）的处理速度要求也特别的高，因为射频低通采样所需的采样速率至少是射频工作带宽的两倍。
比如，工作在1MHz~1000MHz的软件无线电接收机，其采样速率就至少需要2GHz，这样高的采样率A/D 能否达到暂且不说，后接的数字信号处理器也是难以满足要求的。
2。
射频直接带通采样软件无线电结构（欠采样）射频带通采样结构的软件无线电可以较好地解决上述射频低通采样软件无线电结构对A/D转换器、高速DSP等要求过高，以致无法实现的问题。
其结构图如下。
软件无线电发射机的FPGA实现一、引言软件无线电是近几年在无线通信领域提出的一种新的通信系统体系结构，其基本思想是以开发性、可扩展、结构最简的硬件为通用平台，把尽可能多的通信功能用可升级、可替换的软件来实现。
这一新概念一经提出，就得到了全世界无线电领域的广泛关注。
由于它所具有的灵活性、开放性等特点，不仅在军、民无线通信中获得了应用，而且还被推广到其它领域。
FPGA (现场可编程门阵列) 是上世纪80年代中期出现的一类新型可编程器件。
应用FPGA设计功能电路时，可以让人们的思路从传统的以单片机或DSP芯片为核心的系统集成型转向单一专用芯片型设计。
FPGA技术的发展使单个芯片上集成的逻辑门数目越来越多，实现的功能越来越复杂，人们通过硬件编程设计和研制ASIC，可以极大地提高芯片的研制效率，降低开发费用。
基于上述优点，用FPGA实现软件无线电发射机，不仅降低了产品成本，减小了设备体积，满足了系统的需要，而且比专用芯片具有更大的灵活性和可控性。
在资源允许下，还可以实现多路调制，并能对每一路发射信号的幅度和相位进行细调，这也是实现3G智能波束跟踪算法的基础。
本文在设计上使用了基于多相滤波和单MAC的成形滤波器和高效CIC插值滤波器，充分考虑了性能和资源占用率的关系，并用MATLAB仿真出各模块最佳的输入输出位数，从而实现了资源占用最少而性能最佳的目的。
整个设计利用安立公司的PHS专用测试仪MT8801C对其频谱、眼图、星座图和其它各项发射指标进行测试，均达到或超过专用TSP芯片AD6623的效果。
二、软件无线电发射机数学模型软件无线电发射机是软件无线电两大组成部分之一，它的主要功能是把需发射或传输的用户信息经基带处理上变频，调到规定的载频上，再通过功率放大后送至天线，把电信号转换为空间传播的无线电信号，发向空中或经传输介质送到接收方的接收端，由其进行接收解调。
其基本组成如图1所示。
本设计要做是用FPGA实现其中的基带调制和上变频部分。
基于FPGA的软件无线电平台设计软件无线电的出现，是无线电通信从模拟到数字、从固定到移动后，由硬件到软件的第三次变革。
简单地说，软件无线电就是一种基于通用硬件平台，并通过软件可提供多种服务的、适应多种标准的、多频带多模式的、可重构可编程的无线电系统。
软件无线电的关键思想是，将AD(DA)尽可能靠近天线和用软件来完成尽可能多的无线电功能[1~2]。
蜂窝移动通信系统已经发展到第三代，3G 系统进入商业运行一方面需要解决不同标准的系统间的兼容性;另一方面要求系统具有高度的灵活性和扩展升级能力，软件无线电技术无疑是最好的解决方案。
用ASIC(ApplicationSpecific Intergrated Circuits)和DSP(Digital Singnal Processor)芯片搭建软件无线电平台是目前系统设计的主要方法[3~5]，这种方法有两个突出缺点：一是系统速度跟不上高速动态实时数字信号处理，二是系统体积大功耗高。
这两个突出缺点制约了软件无线电在高速实时通信领域的应用前景。
本文运用目前基于FPGA(Field Programmable Gate Array)的SoPC (System on Programmable Chip)技术构建软件无线电平台。
大大提高了数字信号处理的能力和速度，并且降低了系统功耗，缩小了系统体积，为更高层次的3G 无线通信要求提供了解决方案。
1 无线通信系统设计1.1 系统设计软件无线电使得无线电具有更多的个性化特点，它以软件方式定义多个频段及多种调制波形接口。
软件无线电系统包括信号发射和接收两部分，本文重点以接收流程进行论述。
软件无线电的RF(Radio Frequency)部分是一个多波束天线阵，可同时接收多个频段、多个方向的射频信号，并将射频转换为中频。
Altera中文资料FPGA在软件无线电中的应用介绍软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。
它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。
SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。
IF处理将数字信号处理的领域从基带扩展到RF。
支持基带和中频处理的能力增加了系统灵活性，同时减小了制造成本。
基带处理无线标准不断地发展，通过先进的基带处理技术如自适应调制编码、空时编码（STC）、波束赋形和多入多出（MIMO）天线技术，支持更高的数据速率。
基带信号处理器件需要巨大的处理带宽，以支持这些技术中大计算量的算法。
例如，美国军事联合战术无线系统（JTRS）定义了军事无线中20多种不同的无线波形。
一些更复杂的波形所需的计算能力在标准处理器上是每秒数百万条指令（MIPS），或者如果在FPGA实现是数千个逻辑单元。
协处理器特性SDR基带处理通常需要处理器和FPGA。
在这类应用中，处理器处理系统控制和配置功能，而FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小。
当需要从一种标准切换至另一种标准时，处理器能够动态地在软件的主要部分间切换，而FPGA能够根据需要完全重新配置，实现特定标准的数据通道。
FPGA可以作为协处理器同DSP和通用处理相连，这样具有更高的系统性能和更低的系统成本。
自由地选择在哪实现基带处理算法为实现SDR算法提供了另一种方式的灵活性。
基带部件也需要足够灵活让所需的SDR功能支持在同一种标准增强版本之间的移植，并能够支持完全不同的标准。
可编程逻辑结合软核处理器和IP，具有了提供在现场远程升级的能力。
图1 是一个框图，其中FPGA能够通过IP功能如Turbo编码器、Reed-Solomon编码器、符号交织器、符号映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a标准的基带发送功能。
基于FPGA的软件无线电数字下变频技术的研究的开题报告1. 研究背景近年来，随着无线通信技术的快速发展，软件无线电技术已经成为了无线通信领域的一个重要研究方向。
数字下变频技术是软件无线电技术中的一个重要环节，它能够将高频信号转换成低频信号，使其能够被数字信号处理器所接收和处理。
目前，数字下变频技术已经得到了广泛的应用，例如在卫星通信、广播电视、雷达及无线局域网等领域。
FPGA技术，作为一种新型的可编程逻辑器件，具有低功耗、高性能、灵活性强等特点，已经被广泛应用于数字信号处理、通信系统等领域。
因此，基于FPGA的软件无线电数字下变频技术的研究具有非常重要的意义。
2. 研究内容本文将基于FPGA平台，研究软件无线电数字下变频技术的实现。
具体的研究内容如下：（1）研究数字下变频技术的基本原理，了解其在无线通信中的应用及其优势；（2）设计基于FPGA的软件无线电数字下变频系统方案，包括系统的硬件架构和软件设计；（3）针对系统中的核心算法进行深入研究，例如数字混频、I/Q解调等，并对其进行优化；（4）进行系统的仿真测试，验证系统的正确性和性能，例如系统时延、功耗等方面的测试。
3. 研究意义本研究对于推动软件无线电技术的发展具有重要的意义。
具体的研究意义如下：（1）基于FPGA的软件无线电数字下变频技术具有很大的应用前景，该研究可为相关行业提供新的技术手段，提高无线通信领域的技术水平；（2）FPGA技术在本研究中得到了广泛应用，该研究可拓宽FPGA技术的应用领域和深度应用；（3）本研究的研究成果能够为软件无线电技术的研究提供新的思路和方向，促进其发展壮大。
4. 研究方法本研究采用实验法、仿真法和理论分析法相结合的方法进行研究。
具体的研究方法如下：（1）采用实验法，设计并构建出基于FPGA的软件无线电数字下变频系统，完成系统的调试和测试，并获取实验数据；（2）采用仿真法，运用软件仿真工具对系统进行仿真测试，并获取系统的性能参数；（3）采用理论分析法，对系统中的核心算法进行分析和优化。
FPGA在软件无线电中的工程应用数字滤波器篇中嵌教育() 谢大钊 编著谢大钊 编著概述在本章我们要研究的是基于FPGA的数字 滤波器，现在数字滤波器日益成为一种主要的 数字信号处理运算。
因为RLC元器件实现的模 拟滤波器有很多的弊端，所以数字滤波器正在 迅速地代替传统的模拟滤波器。
谢大钊 编著数字滤波器的原理数字滤波器通常都是应用于修正或改变时域 中信号的属性。
最为普通的数字滤波器就是线性 时间不变量(linear time-invariant,LTI)滤波器。
LTI 与其输入信号之间相互作用，经过一个称为线性 卷积的过程。
表示为y=f＊x,其中f是滤波器的脉冲 响应，x是输入信号，而y是卷积输出。
线性卷积 过程的正式定义如下： y[n]=x[n] ＊f [n]=∑x[k]f [n-k]= ∑ f[k]x[n-k]谢大钊 编著数字滤波器的原理LTI数字滤波器通常分成有限脉冲响应 (FIR)和无限脉冲响应(IIR)两大类。
顾名思 义，FIR滤波器由有限个采样值组成，将上 述卷积的数量降低到在每个采样时刻为有 限个。
而ⅡR滤波器需要执行无限数量次卷 积。
谢大钊 编著常系数的FIR滤波器带有常系数的FIR滤波器是一种LTI数字 滤波器。
L阶或者长度为L的FIR输出对应于 输入时间序列x[n]的关系由一种有限卷积数 量形式给出，具体形式如下： y[n]=x[n]*f[n]=∑x[k] f [n-k] 其中从f [0] ≠0一直到f [L-1] ≠0均是滤波器 的L阶系数，同时也对应于FIR的脉冲响应。
谢大钊 编著FPGA实现数字滤波器利用FPGA设计滤波器时首先应该清楚 滤波器的一些重要参数，如下图所示。
H(e jω )1+δp 1 1−δp∆Fδ p → 通带波动 δ S → 阻带衰减 FC → 截止频率 F A → 阻带频率 ∆ F → 过渡带δs F c ωc FA ωA谢大钊 编著0.5 πf ωFPGA实现数字滤波器在大多数应用场合，滤波器都是LTI的 （也就是线性时间不变量），系数不随时 间变化。
一种搭载FPGA和AD9361的软件无线电平台实现方法随着科技的迅猛进步，无线通信技术也得到了飞速的进步，成为人们平时生活中不行或缺的一部分。
软件无线电技术作为现代无线通信领域的重要组成部分，具有广泛的应用前景。
本文将介绍一种基于FPGA（Field Programmable Gate Array）和AD9361的软件无线电平台实现方法。
软件无线电是一种在软件中实现无线电通信的技术，其特点是具有较高的灵活性和可配置性。
FPGA作为一种可编程硬件，能够通过配置其内部的逻辑门来实现不同的电路功能，因此分外适合作为软件无线电平台的核心部件。
AD9361是一种高度集成的软件定义无线电（SDR）解决方案，具有广泛的应用范围，包括无线电广播、军事通信、物联网等。
结合FPGA和AD9361的特性，可以构建出一种高性能的软件无线电平台。
起首，我们需要将AD9361和FPGA进行互连。
AD9361通过其射频前端模块与FPGA相连，用于接收和发送无线信号。
FPGA通过外部接口与AD9361进行数据交换，并实现信号处理和调制解调等功能。
使用标准的高速串行通信接口（如JESD204B协议）可以有效地完成AD9361与FPGA之间的数据传输。
接下来，我们需要在FPGA中实现软件无线电的各种功能模块。
这些模块包括射频前端接口、信号调理模块、调制解调模块、数字滤波器等。
射频前端接口模块用于处理AD9361的输出信号，并进行基带信号的采样和量化。
信号调理模块通过数学变换等方式对基带信号进行处理，如频谱分析、信号增强、抽取等。
调制解调模块用于将数字信号转换为模拟信号（调制）以及将模拟信号转换为数字信号（解调），实现信号的发送和接收。
数字滤波器模块则用于对信号进行滤波，以去除不需要的频率重量或噪声。
除了上述功能模块，还可以在FPGA中添加其他的帮助模块，如时钟模块、同步模块、误码率测试模块等，以提高系统的性能和可靠性。
通过以上步骤，我们可以实现一种搭载FPGA和AD9361的软件无线电平台。
Altera中文资料FPGA在软件无线电中的应用介绍软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。
它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。
SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。
IF处理将数字信号处理的领域从基带扩展到RF。
支持基带和中频处理的能力增加了系统灵活性，同时减小了制造成本。
基带处理无线标准不断地发展，通过先进的基带处理技术如自适应调制编码、空时编码（STC）、波束赋形和多入多出（MIMO）天线技术，支持更高的数据速率。
基带信号处理器件需要巨大的处理带宽，以支持这些技术计算量的算法。
例如，美国军事联合战术无线系统（JTRS）定义了军事无线中20多种不同的无线波形。
一些更复杂的波形所需的计算能力在标准处理器上是每秒数百万条指令（MIPS），或者如果在FPGA实现是数千个逻辑单元。
协处理器特性SDR基带处理通常需要处理器和FPGA。
在这类应用中，处理器处理系统控制和配置功能，而FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小。
当需要从一种标准切换至另一种标准时，处理器能够动态地在软件的主要部分间切换，而FPGA 能够根据需要完全重新配置，实现特定标准的数据通道。
FPGA可以作为协处理器同DSP和通用处理相连，这样具有更高的系统性能和更低的系统成本。
自由地选择在哪实现基带处理算法为实现SDR算法提供了另一种方式的灵活性。
基带部件也需要足够灵活让所需的SDR功能支持在同一种标准增强版本之间的移植，并能够支持完全不同的标准。
可编程逻辑结合软核处理器和IP，具有了提供在现场远程升级的能力。
图1 是一个框图，其中FPGA能够通过IP功能如Turbo编码器、Reed-Solomon编码器、符号交织器、符号映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a标准的基带发送功能。
图1. 两种无线信号的SDR基带数据通道重配置例子数字IF处理数字频率变化具有比传统模拟无线处理方式更高的性能。
FPGA提供了一种高度灵活和集成的平台，在这之上以合理的功率实现大计算量的数字IF功能，这在便携系统中是一个关键的因素。
能够在FPGA实现的IF功能包括数字上变频器（DUC）和下变频器（DDC），以及数字预畸变（DPD）和波峰系数削减（CFR），帮助降低功放的成本和功率（见图2）1. DUC:数字上变频器2. CFR: 波峰系数削减 3. DPD: 数字预畸变4. DDC: 数字下变频器5. PA: 功放 6. L NA: 低噪放图2. 在SDR架构中中频处理单元例子数字上变频器数字格式（在基带处理单元和上变频器之间一般需要）可以顺利地加到上变频器的前端。
这项技术为上变频器提供了全定制的前端，容许信道化的高带宽输入数据。
定制逻辑或软核嵌入式处理器可用来控制上变频器和FPGA中实现的基带处理单元之间的接口。
在数字上变频中，输入数据在用可调的载波频率进行正交调制之前经过基带滤波和插值。
为了实现插值基带有限冲激响应（FIR）滤波器，必须在速度面积之间进行权衡为特定的标准获得优化的固定或自适应架构。
数控振荡器核也能够产生多种架构，它们具有超过115db无寄生动态围和非常的高性能。
根据支持的频率分配数量，在FPGA中可以很容易地例化多个上变频器。
波峰系数削减3G 基于CDMA的系统和多载波系统如正交频分复用（OFDM）的信号具有很高的峰平比（波峰系数）。
这样的信号会极降低基站中功放的效率。
对多波形标准，在FPGA中实现的波峰系数削减技术是一种降低功放成本和复杂度的合算的方式。
数字预畸变高速移动数据传输采用非恒包络调制技术如QPSK和正交幅度调制（QAM）。
这对PA 的线性度有严格的要求。
DPD线性化技术，包括查找表和多项式方式都可以有效地在包含DSP块的FPGA中实现。
这些DSP块中的乘法器可以在很高的时钟速率下运行，可以有效地分时实现复数乘法。
当SDR基站中使用FPGA时，FPGA可以为特定的标准重配置来实现合适的DPD算法，有效地线性化PA。
数字下变频器在接收器侧，数字IF技术可以对IF信号进行采样，在数字域执行信道化和采样率转换。
使用降采样技术，高频IF信号（同时100MHz以上）可以被量化。
因为不同的标准有不同的码片/比特速率，对SDR应用需要非整数采样率，把采样数转换为任何标准基本码片/比特速率的整数倍。
结论FPGA提供了通用的计算结构，非常适合于软件无线电中基带和IF数字处理的需要。
另外，结合通用处理器或DSP，它们作为通用处理器或DSP软件处理的硬件协处理器，能够增强功能，改善吞吐量，减小系统成本和降低系统功率。
作者：Joel A. SeelyTechnical Marketing ManagerAutomotive, Industrial and Military Business UnitAltera Corporation采用编译增强技术，提高高密度FPGA设计工作效率现场可编程门阵列（FPGA）体系创新以及向90nm工艺技术的过渡显著提高了FPGA 的密度和性能。
FPGA设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理（DSP）模块以及其他硬件IP结构等复杂的器件功能。
但是，由于FPGA设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场机会，设计人员必需尽快完成其设计。
FPGA器件供应商一直努力提高编译时间效率，改善时序逼近流程，但是却无法满足设计人员更高效工作的要求。
Altera Quartus® II软件5.0增强编译技术明显缩短设计迭代时间，在关键性能通路上进行设计优化，保持性能已达到要求的区域特性不变，该技术是前所未有的，极大的提高了设计效率。
编译增强优势现在的一个高级FPGA标准编译流程包括RTL综合、布局布线等，高密度FPGA的每次设计编译在任何情况下都要耗费45分钟到4个多小时的时间，这显然限制了设计人员每天所能进行的迭代次数，可能会少至两次，明显减缓了设计过程。
设计人员采用标准编译设计流程来优化部分设计时序性能时也会降低设计效率。
这种优化通常不利于逻辑布局，影响设计中其他部分的性能，不得不进行额外的多次设计迭代。
对于当今的高密度、高性能FPGA设计，必需具有设计和调试阶段快速迭代的能力。
Altera Quartus II软件5.0为高密度FPGA设计提供了最先进的技术，如以前只有专用集成电路（ASIC）才具有的增强设计和编译能力等。
与相应的ASIC 相比，FPGA编译效率更高，ASIC即使采用增强方法，仍需要几小时到几天的时间来完成编译，而FPGA编译只需要几分钟到几小时的时间。
设计人员采用Quartus II增强编译技术，可以逐步编译其设计分区，比进行全部设计的标准编译时间缩短近70%。
性能保留是增强编译技术的另一个主要优势。
通过只对设计中的一个分区进行编译，可以保持其他部分的性能和结果不变。
这种性能保留特性使设计人员能够以更少的设计迭代，更高效的达到时序逼近Quartus II 5.0编译增强设计流程。
编译增强使设计人员能够以逻辑和物理分区的形式组织设计，进行综合和适配。
只针对特定设计分区进行新的编译，从而能够显著缩短设计迭代时间。
编译增强特性有助于基于模块的设计，对没有修改的设计模块，保持其性能不变。
设计人员还可以只对特定设计分区采用物理综合等优化技术，而不改动其他模块。
传统上，一个层次设计在进行逻辑综合和适配之前转换为单一的网表，每修改一次设计，就要对整个设计进行重新编译，减缓了设计过程。
而编译增强特性使设计人员能够沿任意层次边界划分设计分区。
采用Altera Quartus II软件，可分别对不同的层次设计分区进行综合和适配。
分区可以组合、合并形成网表后，进入后面的Quartus II编译流程。
重新编译设计时，设计人员可以为每个分区选择使用新的源代码、后综合结果以及后适配结果。
编译增强设计流程Quartus II编译增强特性改善了标准Quartus II设计流程，使设计人员能够重新使用、保留前次编译结果，节省编译时间。
在一个标准设计流程中，源代码完成后，如果修改设计中的任何部分，设计都要重新进行编译，处理源代码，布局所有逻辑。
采用这种方法的原因之一在于能够得到质量最佳的结果。
通过处理全部设计，编译器能够进行全局优化，改善面积大小，提高性能。
但是，对于有些情况，需要采用增强编译设计流程。
当选好设计中的一个分区，并在器件平面布置中进行布局后，设计人员可以加速其设计编译时间，而保持结果质量不变，甚至提高结果质量。
设计人员可能希望在设计主体完成后，在设计后期修改或优化一个特定模块时，采用编译增强技术。
在这种情况下，他们可以保持没有改动的模块性能不变，缩短后面迭代的编译时间。
编译增强特性在有些情况下，能够同时有利于缩短编译时间和达到时序逼近。
设计中有些分区丢失或不完整时，该特性还可以用于对其他分区进行编译和优化。
设计分区和设计层次通常的设计实践是生成模块化或层次化的设计，对实体分别进行设计，然后在高级工程中例化，形成一个完整的设计。
编译增强技术对设计中的每个实体不自动处理为设计分区；设计人员必需在该工程顶层以下，指定一个或多个层次。
生成分区使编译器不对整个分区边界进行优化，但仍可以通过对每个分区分别进行综合和布局，来实现编译增强技术。
层次设计使边界独立的分区能够采用编译增强技术。
由于分区必需由层次化的边界进行隔离，因此分区无法成为一个层次化实体中逻辑的一部分。
形成一个分区后，该分区的每个层次化实体成为同一分区的组成。
设计人员能够在一个已有分区中，为该层次化实体生成新的分区，在这种情况下，新分区中的实体不再是更高级别分区的组成部分。
设计分区和物理区域编译增强特性的设计分区为逻辑分区，有别于器件平面布置图中的物理区域，在平面布置图中，对大小和位置进行了规定。
一个逻辑设计分区不是指器件的物理部分，不用于直接控制逻辑布局。
一个逻辑设计分区在设计层次之间建立一个虚拟边界，因此每个分区分别进行编译，彼此之间不会发生逻辑优化。
在采用编译增强技术建立设计时，建议设计人员将每个设计分区分配给一个物理区域，来提高结果质量。
生成设计分区的建议设计人员规划设计时，应牢记每个分区的大小和围，以及设计中的不同部分在设计过程中会怎样变化。
由于采用分区时，不会出现交叉边界优化，设计结果质量以及性能会随着分区数量的增加而下降。
因此，尽管更多的分区能够更大的缩短编译时间，设计人员还是应该限制分区数量，防止结果质量下降。
在ASIC设计流程中，设计人员要记录每个分区的输入和输出端口，尽可能避免越过分区边界的任何时延。
