电子科技大学数电实验7

电子科技大学微电子与固体电子学院标准实验报告（实验）课程名称数字集成电路原理学号：24姓名：李天生指导老师：张驰2013年7月8日电子科技大学教务处制表电子科技大学实验报告学生姓名：学号：指导教师：实验地点：实验时间：一、实验室名称：二、实验项目名称：数字集成电路最优延迟设计与分析三、实验学时：3四、实验原理1、Hspice的具体功能电路级和行为级仿真直流特性分析、灵敏度分析交流特性分析瞬态分析电路优化（优化元件参数）温度特性分析噪声分析傅立叶分析Monte Carlo, 最坏情况，参数扫描，数据表扫描功耗、各种电路参数（如H参数、T参数、s参数）等可扩展的性能分析2、Hspice界面Hspice是一个在cmd shell窗口中运行的程序，无图形化界面；Hspice的输入网单文件是一个有特定格式的纯文本文件——可在任意的文本编辑工具中编辑；Hspice的输出也是一系列纯文本文件，根据不同分析要求，输出不同扩展名的文件。

如：.lis .mt0 .dat .smt等。

HSPICE 的运行：在运行HSPICE之前，应该首先登录到SUN工作站上，并确保你的使用HSPICE的权限和环境变量已设好。

打开一个“终端”窗口，然后进入到你的工作目录下。

输入行命令运行。

hspice有两种工作模式：提示行模式和非提示行模式3、Hspice两种工作模式a）、提示行模式键入hspice, 然后回车；系统会提示你输入一些参数，比如Enter input file name:此时输入你的HSPICE网表文件，缺省的扩展名为.spEnter output file name or directory: [<filename.lis>]缺省值为输入HSPICE网表文件名加上.lis扩展名。

但.sp 和.lis 并不是必须。

除此之外，还有一些参数（这些参数的隐含值一般不需要更改），直接回车即可。

等你按照系统的提示确定所有的参数后，HSPICE就开始运行。

数字电路实验报告1. 组合逻辑研究（一）一实验目的1．了解用SSI器件实现简单组合逻辑电路的方法。

2．了解编码、译码与显示的工作原理。

3．掌握用MSI器件实现四位全加器的方法，并掌握全加器的应用。

4．熟悉四位数字比较器的原理，掌握四位数字比较器的应用。

二实验所用仪器、设备1. 万用表一块2. 直流稳压电源一台3. 数字电路实验板一块三实验说明组合逻辑电路是数字电路中最常见的逻辑电路之一，它是根据给定的逻辑功能，设计出实现这些功能的逻辑电路。

组合逻辑电路的特点，就是在任一时刻电路的输出仅取决于该时刻的输入信号，而与信号作用前电路所处的状态无关。

组合逻辑电路的设计一般可按以下步骤进行：（1）逻辑抽象。

将文字描述的逻辑命题转换成真值表。

（2）选择器件类型。

根据命题的要求和器件的功能决定采用哪种器件。

（3）根据真值表和选用逻辑器件的类型，写出相应的逻辑函数表达式。

当采用SSI集成门电路设计时，为了使电路最简，应将逻辑表达式化简，并变换成与门电路相对应的最简式；当采用MSI组合逻辑器件设计时，则不用将逻辑函数进行化简，只需将其变换成MSI器件所需要的函数形式。

（4）根据逻辑函数表达式及选用的逻辑器件画出逻辑电路图。

四实验内容（一）基本命题1.按照P104图4-1-3连接实验线路，输入加逻辑开关，输出加LED显示器，测试三变量多数表决器的功能，并记录真值表。

图4-1-3 用门电路实现的多数表决电路2.用四2输入异或门74LS86和四2输入与非门74LS00组成一位全加器电路，输入加逻辑开关，输出加LED 显示器，测试其功能,并记录真值表。

卡诺图 iABC Fi+1图5-1 一位全加器电路图5-1所示电路是由四2输入与非门74LS00和四2输入异或门74LS86组成的一位全加器电路。

此电路可以实现两个一位二进制数 A i 和B i 相加，并考虑来自低一位的进位 C i ，输出 S i 为本位和，C i-1为本位向高一位的进位。

电子技术应用实验2（数字电路综合实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.用数字示波器双踪测量不同频率的相关信号时，应选哪个信号为触发源？参考答案:频率低的信号2.约束文件中“set_property PULLDOWN true [get_ports {col[3]}]”是？参考答案:将第3列下拉至低电平3.若工程中只使用矩阵键盘中的一个按键,则参考答案:可以不需要按键扫描4.在本次实验示例中，将行列式键盘的行值定义为参考答案:输出信号5.如果要求不仅能显示16进制数，还要包括"-"，那么显示译码器接收的数据至少应为参考答案:5位6.实现6位数码管动态显示16进制数时，可以不改写哪部分的代码？参考答案:显示译码器部分7.如果你要在一个工程中添加自定义的IP核，首先应在Project manager中点击参考答案:Settings8.IP核的意思是参考答案:知识产权核9.如果实现5位数码管动态显示，则电路中计数器的位数至少为参考答案:310.所介绍的555多谐振荡器电路中，振荡周期的改变与（）有关。

参考答案:电容C_电阻R2_电阻R111.所介绍的555多谐振荡器电路中，占空比的改变与（）无关。

参考答案:电容C12.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为160Hz，占空比约为89%。

所选择的电阻R1和R2的比值约为（）。

参考答案:7:113.对于本次实验中的多谐振荡器电路，若要实现其输出矩形波的振荡频率约为4700Hz，可供选择的电阻R1和R2值约为10千欧姆，则电容C应选取（）。

参考答案:0.01微法14.所介绍的555多谐振荡器电路中，当VCC（引脚8端）为9V，电压控制端（引脚5）悬空，则该多谐振荡器Vc（2、6脚）处三角波的幅度大约为（）。

参考答案:3V15.用视频中介绍的方法产生占空比为50%的分频信号输出，将50MHz信号分频为2KHz，如果计数器计数值从0依次加一到999循环，那么输出频率为？参考答案:25KHz16.假如clr是清零端，通过语句always@(posedge CP or posedge clr)，可以知道clr是哪一种清零？参考答案:异步清零17.在过程块中哪种赋值语句必须按照编写顺序依次执行？参考答案:阻塞式赋值18.非阻塞式赋值的赋值运算符是？参考答案:<=19.在always块中，应该采用哪种赋值？参考答案:过程赋值20.在verilog语言中，下面哪个符号不能用作设计源文件或约束文件里的注释符号？参考答案:*21.本实验中门电路构成的单稳触发器输出信号的脉冲幅度和以下哪些因素有关？参考答案:门电路的电源电压_最后一个与非门的器件类型22.根据实验电路中给出的参数，这个单稳触发器最大定时时间可能是？参考答案:约4uS23.本实验中门电路构成的单稳触发器电路对输入信号的触发条件为？参考答案:下降沿触发24.施密特触发器和单稳态触发器都可以对脉冲实现整形，这两种电路对脉冲整形后，那种电路可以得到相同的脉宽？参考答案:单稳态触发器25.在Verilog语言中关于if-else语句说法不正确的是？参考答案:有一条if语句就有一条对应的else语句26.实验开发板的时钟为50MHZ，实验中要求设计的计数器时钟为5HZ，则分频器的分频比应为多少？采用实验介绍的分频方法，verilog语句中的分频计数范围应设为多少？参考答案:10M, 0~499999927.在本实验内容一的顶层模块连接图中，对应模块u2正确的例化语句应该是？参考答案:counter10 u2(。

电子科技大学数学实验报告第一篇：电子科技大学数学实验报告一、选择题：（每题3分，共30分）1、若分式有意义，则x的取值范围是（A．B．C．D．x≠－1）2、一射击运动员在一次射击练习中打出的成绩如下表所示：这次成绩的众数是（）A;6B;8C;10D;73、若一组数据1，2，3，x的极差为6，则x的值是（）A．7B．8 C．9 D．7或－34、矩形的面积为120cm2，周长为46cm，则它的对角线长为（）A．15cmB．16cmC．17cmD．18cm5、如图，△ABC中，AB ＝AC＝10，BD是AC边上的高线，DC＝2，则BD等于（(A)4(B)6(C)8(D)第5题第7题第14题第17题)．6、等腰梯形ABCD中，E、F、G、H分别是各边的中点，则四边形EFGH的形状是（）A．平行四边形 B．矩形 C．菱形 D．正方形7、函数y1＝x(x≥0)，(x＞0)的图象如图所示，则结论：①两函数图象的交点A的坐标为(2，2)；②当x＞2时，y2＞y1；③当x＝1时，BC＝3；④当x逐渐增大时，y1随着x的增大而增大，y2随着x的增大而减小．其中正确结论的序号是()A;①②B;①②④C;①②③④D;①③④8、如图，将边长为8㎝的正方形ABCD折叠，使点D落在BC边的中点E处，点A落在F处，折痕为MN，则线段CN的长是（）A．3cmB．4cmC．5cmD．6cm，则的值为（C．14）9、已知A．12B．13D．1510、三角形三边之比分别为①1：2：3，②3：4：5；③1.5：2：2.5，④4：5：6，其中可以构成直角三角形的有（）A．1个B．2个C．3个D．4个二、填空题：（每题3分，共24分）11、数据2，x，9，2，8，5的平均数为5，它的极差为12、用科学计数法表示：－0.034=。

13、约分=第18题14、如图，正方形网格中，每个小正方形的边长为1，则网格上的△ABC是______三角形．15、已知菱形ABCD的周长为20cm，且相邻两内角之比是1∶2，则菱形的两条对角线的长和面积分别是 ________．16、一个三角形的三边长分别为4，5，6，则连结各边中点所得三角形的周长为_________.17、如图5，若点在反比例函数的图象上，轴于点，的面积为3，则．18、在矩形中，，平分，过点作于，延长、交于点，下列结论中：① ；② ；③；④，正确的。

电子技术应用实验1（数字电路基础实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年
1.用示波器只观察信号中的交流成分时，输入耦合应选择。

答案:
交流耦合
2.用双踪示波器同时测试频率不同、周期成整数倍的两个时序波形时，当某
信号显示不同步时可能需要。

答案:
调节触发释抑时间
重新选择示波器的触发源
调节示波器的触发电平位置
3.示波器探头设置中，在探头比为10х时的输入电容比探头比为1X时大。

答案:
错误
4.示波器探头衰减开关置为时，输入阻抗更大。

答案:
10X档
5.74LS163工作于计数状态，CP为2KHzTTL信号。

若用四个发光二极管去
看74LS163的四个输出端，四个发光二极管看起来。

答案:
常亮。

实验7 4*4 键盘扫描控制器1.实验任务说明：设计并实现4*4 键盘扫描控制电路，判断哪个按键被按下，在数码管上显示键值，并通过蜂鸣器发出按键音。

要求：●键值采用16 进制编码，即16 个按键分别对应显示16 进制数0~F，按键对应关系如下：最上面一行从左至右依次为0~3，第二行从左至右依次为4~7，第三行从左至右依次为8~B，最下面一行从左至右依次为C~F，其中b、d 显示为小写，其他字母大写；●按键按下时显示当前键值并保持，直到下一按键被按下时更新显示；●只有按键被按下时蜂鸣器发出按键音，放开后蜂鸣器不发声。

●选做：每个按键对应不同的按键音。

●2.实验设计思路将本实验分为4个部分，分别是顶层，分频器（扫描时钟的分频器和为蜂鸣器提供频率的分频器），数码管译码电路，扫描信号发生电路。

顶层利用状态机实现，状态转移为s0->s1->s2->s3->s0，分别对应扫描到col[0->3->0]。

同时把row 信号转化为一个“时钟信号”clock_change，当有按键按下就输出1，没有则输出0。

并以这个时钟设计一个时序逻辑，当clock_change的上升沿到来才更新tempSegin（传递给数码管的输入信号）和choose（传递给蜂鸣器分频器的输入信号），输出sound信号时，将蜂鸣器输出的信号与clock_change信号相与，以达到按下一次键盘蜂鸣器发声，数码管显示的目的。

3.源程序：1)分频器扫描时钟的分频器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;entity divide is--divide the frequency to 1/ngeneric( n:natural:=200);port( clk: in std_logic;clk_out: out std_logic);end divide;architecture div_arch of divide is--temporary signalsignal temp: std_logic;beginprocess( clk )--count variable count from 0 to n/2-1--means every n/2 period reverse the clk variable count: integer range 0 to n/2-1;beginif (clk'event and clk='1') thenif( count = n/2-1) thentemp <= not temp;count := 0;elsecount := count + 1;end if;end if;end process;clk_out <= temp;end div_arch;为蜂鸣器提供频率的分频器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;entity divide_sound is--the origin clk is 50MHz--divide the frequency to 1/ngeneric( n0:natural:=4;n1:natural:=8;n2:natural:=12;n3:natural:=16;n4:natural:=20;n5:natural:=24;n6:natural:=28;n7:natural:=42;n8:natural:=46;n9:natural:=50;n10:natural:=54;n11:natural:=58;n12:natural:=62;n13:natural:=66;n14:natural:=70;n15:natural:=74);port( clk: in std_logic;choose: in integer range 0 to 15;sound_out: out std_logic);end divide_sound;architecture div_arch of divide_sound is --temporary signalsignal temp: std_logic;beginprocess( clk )--count variable count from 0 to n/2-1--means every n/2 period reverse the clk variable count: integer range 0 to 100;variable n:integer range 0 to 200;--count'max is over the n(max)/2 - 1begincase choose iswhen 0 =>n := n0;when 1 =>n := n1;when 2 =>n := n2;when 3 =>n := n3;when 4 =>n := n4;when 5 =>n := n5;when 6 =>n := n6;when 7 =>n := n7;when 8 =>n := n8;when 9 =>n := n9;when 10 =>n := n10;when 11 =>n := n11;when 12 =>n := n12;when 13 =>n := n13;when 14 =>n := n14;when 15 =>n := n15;when others => n:= n0;end case;if(clk'event and clk='1') thenif( count = n/2 - 1) thentemp <= not temp;count := 0;elsecount := count + 1;end if;end if;end process;sound_out <= temp;end div_arch;2)扫描信号发生电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity scan_seq is--produce the column scan signalport( clk,reset: in std_logic;col: out std_logic_vector(3 downto 0));end scan_seq;architecture arch of scan_seq isbeginprocess(clk)variable count: integer range 0 to 3;--M=4 counter,every count output the porper impulse beginif( reset ='1')thencount := 0;elsif( clk'event and clk='1' )thenif( count = 3)thencount := 0;elsecount := count +1;end if;end if;case count iswhen 0 => col<="1110";when 1 => col<="1101";when 2 => col<="1011";when 3 => col<="0111";end case;end process;end arch;3)数码管译码电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY seg7_1H IS --seg7 decoding PORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --inputb: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --outputcat: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --selcect);END seg7_1H;ARCHITECTURE aa OF seg7_1H ISsignal temp: std_logic_vector(3 downto 0);BEGINprocess(a)beginCASE a IS --b6-0 -> abcdefg WHEN "0000" => b <= "1111110"; --0WHEN "0001" => b <= "0110000"; --1WHEN "0010" => b <= "1101101"; --2WHEN "0011" => b <= "1111001"; --3WHEN "0100" => b <= "0110011"; --4WHEN "0101" => b <= "1011011"; --5WHEN "0110" => b <= "1011111"; --6WHEN "0111" => b <= "1110000"; --7WHEN "1000" => b <= "1111111"; --8WHEN "1001" => b <= "1111011"; --9WHEN "1010" => b <= "1110111"; --AWHEN "1011" => b <= "0011111"; --bWHEN "1100" => b <= "1001110"; --CWHEN "1101" => b <= "0111101"; --dWHEN "1110" => b <= "1001111"; --EWHEN "1111" => b <= "1000111"; --FWHEN others => b <= "0000000"; --others END CASE;end process;cat <= "11111110";END aa;4)顶层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity scanKeyboard is--scan the keyboard and display, sound at the same time port(clk,reset: in std_logic;row: in std_logic_vector(3 downto 0);col: out std_logic_vector(3 downto 0);sound: out std_logic;b: out std_logic_vector(6 downto 0);cat: out std_logic_vector(7 downto 0);seeclk: out std_logic);end scanKeyboard;architecture arch of scanKeyboard iscomponent divide_sound is--the origin clk is 50MHz--divide the frequency to 1/ngeneric( n0:natural:=4;n1:natural:=8;n2:natural:=12;n3:natural:=16;n4:natural:=20;n5:natural:=24;n6:natural:=28;n7:natural:=42;n8:natural:=46;n9:natural:=50;n10:natural:=54;n11:natural:=58;n12:natural:=62;n13:natural:=66;n14:natural:=70;n15:natural:=74);port( clk: in std_logic;choose: in integer range 0 to 15;sound_out: out std_logic);end component;component scan_seq is--produce the column scan signalport( clk,reset: in std_logic;col: out std_logic_vector(3 downto 0));end component;component seg7_1H IS --seg7 decoding PORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --inputb: OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --outputcat: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) --selcect);END component;component divide is--divide the frequency to 1/ngeneric( n:natural:=200);port( clk: in std_logic;clk_out: out std_logic);end component;--clk_scan is the scan signal for column--tempSound is the output of the sound divider--tempSegin is the input of the seg7 translate part--clock_change is disgned to record the row's impulse appear--choose is the select of the keyboardsignal clk_scan: std_logic;signal tempSound:std_logic;signal tempSegin:std_logic_vector(3 downto 0);signal clock_change:std_logic;signal choose: integer range 0 to 15;type state is (s0,s1,s2,s3);signal presentstate, nextstate : state;beginu0:divide_sound port map(clk => clk,choose=>choose,sound_out=>tempSound);u1:divide port map(clk =>clk, clk_out=>clk_scan);u2:scan_seq port map(clk=>clk_scan,reset=>reset,col=>col);u3:seg7_1H port map(a=>tempSegin,b=>b,cat=>cat); --discrible the register for clk_scanp1_reg:process(clk_scan,reset)beginif(reset ='1')thenpresentstate<= s0;elsif( clk_scan'event and clk_scan='1' )thenpresentstate<= nextstate;end if;end process;--discrible the state for clk_scanp2_stateChange:process(presentstate)begincase presentstate iswhen s0 => nextstate<= s1;when s1 => nextstate<= s2;when s2 => nextstate<= s3;when s3 => nextstate<= s0;end case;end process;--discrible the outputp3_out:process(presentstate,row,clock_change)begin--behave synchronize with the clock_changeif( clock_change'event and clock_change = '1')then case presentstate is-- column[0]when s0 => case row iswhen "1110"=>choose <= 12;tempSegin <= "1100";when "1101"=>choose <= 8;tempSegin <= "1000";when "1011"=>choose <= 4;tempSegin <= "0100";when "0111"=>choose <= 0;tempSegin <= "0000";when others=>choose <= 0;tempSegin <= tempSegin;end case;-- column[1]when s1 => case row iswhen "1110"=>choose <= 13;tempSegin <= "1101";when "1101"=>choose <= 9;tempSegin <= "1001";when "1011"=>choose <= 5;tempSegin <= "0101";when "0111"=>choose <= 1;tempSegin <= "0001";when others =>choose <= 0;tempSegin <= tempSegin;end case;-- column[2]when s2 => case row iswhen "1110"=>choose <= 14;tempSegin <= "1110";when "1101"=>choose <= 10;tempSegin <= "1010";when "1011"=>choose <= 6;tempSegin <= "0110";when "0111"=>choose <= 2;tempSegin <= "0010";when others=>choose <= 0;tempSegin <= tempSegin;end case;-- column[3]when s3 => case row iswhen "1110"=>choose <= 15;tempSegin <= "1111";when "1101"=>choose <= 11;tempSegin <= "1011";when "1011"=>choose <= 7;tempSegin <= "0111";when "0111"=>choose <= 3;tempSegin <= "0011";when others=>choose <= 0;tempSegin <= tempSegin;end case;end case;end if;end process;--discrible clkchangep3_clkchange:process(row)beginif( row = "1111")thenclock_change <='0';elseclock_change<='1';end if;end process;--output the sound signalsound <= tempSound and clock_change;--to see the clock_change in waveformseeclk <= clock_change;end arch;4.仿真波形及分析1)分频器1（扫描时钟的分频器）图1-1分频器整体图1-2 分频器计数到99翻转（高翻低）图1-3 分频器计数到99翻转（低翻高）实际应采用分频比为，50k，现仿真时为方便仿真取为200分频，由图1-1可以看到整体分频的情况，由图1-2可以看到分频器在计数到99时由高电平翻为低电平，由图1-3可以看到分频器在计数到99时由低电平翻为高电平。

第1篇一、实验目的1. 理解数字电路的基本概念和组成原理。

2. 掌握常用数字电路的分析方法。

3. 培养动手能力和实验技能。

4. 提高对数字电路应用的认识。

二、实验器材1. 数字电路实验箱2. 数字信号发生器3. 示波器4. 短路线5. 电阻、电容等元器件6. 连接线三、实验原理数字电路是利用数字信号进行信息处理的电路，主要包括逻辑门、触发器、计数器、寄存器等基本单元。

本实验通过搭建简单的数字电路，验证其功能，并学习数字电路的分析方法。

四、实验内容及步骤1. 逻辑门实验（1）搭建与门、或门、非门等基本逻辑门电路。

（2）使用数字信号发生器产生不同逻辑电平的信号，通过示波器观察输出波形。

（3）分析输出波形，验证逻辑门电路的正确性。

2. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发器电路。

（2）使用数字信号发生器产生时钟信号，通过示波器观察触发器的输出波形。

（3）分析输出波形，验证触发器电路的正确性。

3. 计数器实验（1）搭建异步计数器、同步计数器等基本计数器电路。

（2）使用数字信号发生器产生时钟信号，通过示波器观察计数器的输出波形。

（3）分析输出波形，验证计数器电路的正确性。

4. 寄存器实验（1）搭建移位寄存器、同步寄存器等基本寄存器电路。

（2）使用数字信号发生器产生时钟信号和输入信号，通过示波器观察寄存器的输出波形。

（3）分析输出波形，验证寄存器电路的正确性。

五、实验结果与分析1. 逻辑门实验通过实验，验证了与门、或门、非门等基本逻辑门电路的正确性。

实验结果表明，当输入信号满足逻辑关系时，输出信号符合预期。

2. 触发器实验通过实验，验证了D触发器、JK触发器、T触发器等基本触发器电路的正确性。

实验结果表明，触发器电路能够根据输入信号和时钟信号产生稳定的输出波形。

3. 计数器实验通过实验，验证了异步计数器、同步计数器等基本计数器电路的正确性。

实验结果表明，计数器电路能够根据输入时钟信号进行计数，并输出相应的输出波形。

电子技术应用实验1（数字电路基础实验）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年1.电源电压为5V的TTL门电路的阈值电压最接近以下哪个值？参考答案:1V2.电源电压为5V的CMOS门电路的阈值电压大约为多少？参考答案:2.5V3.用芯片74LS00（4个2输入与非门）实现反相器，未使用的引脚应该如何处理？参考答案:接另一个输入引脚_直接悬空_接5V电源4.在测量电源电压Vcc时，实验箱上指示灯亮，用万用表测量电源电压为5V，但示波器测出为0V，原因可能是示波器探头耦合方式未设置为（）。

参考答案:直流5.在Verilog语言中assign语句是？参考答案:连续赋值语句6.关于Verilog语言中的always语句不正确的是？参考答案:只有wire类型数据可以在这个语句中被赋值7.Vivado中仿真文件的后缀为？参考答案:.v8.74LS163工作于计数状态，CP为2KHzTTL信号。

若用四个发光二极管去看74LS163的四个输出端，四个发光二极管看起来。

参考答案:常亮9.示波器探头衰减开关置为时，输入阻抗更大。

参考答案:10X档10.示波器探头设置中，在探头比为10х时的输入电容比探头比为1X时大。

参考答案:错误11.用双踪示波器同时测试频率不同、周期成整数倍的两个时序波形时，当某信号显示不同步时可能需要。

参考答案:调节触发释抑时间_重新选择示波器的触发源_调节示波器的触发电平位置12.用示波器只观察信号中的交流成分时，输入耦合应选择。

参考答案:交流耦合13.若CD4511输入为4位二进制码1011，其驱动的七段显示器显示是参考答案:无显示14.74LS00用作反相器使用时，下列哪种连接方法正确？参考答案:一个输入端接信号，另一个输入端接高电平_一个输入端接信号，另一个输入端悬空_两个输入端并接信号15.用示波器测量某点的直流电压值，示波器需要做以下哪些设置？参考答案:通道探头的设置和探头上的开关设置相对应_输入耦合方式为直流_对应通道的0V标志在屏幕上_能够在屏幕上看到该直流信号16.在测试74X139的逻辑功能实验中，当G'、A1、A0分别接0、1、0时，哪个端口的输出有效（）。

实验一门电路逻辑功能及测试一、实验目的1．了解实验箱各部分的功能，并熟悉其使用方法。

2．熟悉门电路的外形和引脚以及逻辑功能。

3．学习集成电路的测试方法及示波器使用方法。

二、实验仪器及材料1．双踪示波器2．器件74LS00 二输入端四与非门2片74LS20 四输人端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1．复习门电路工作原理及相应逻辑表达式．2．熟悉所用集成电路的引线位置及各引线用途．3．了解双踪示波器使用方法．四、实验箱介绍实验箱由电源、电平显示、信号源、芯片插座、逻辑开关等部分组成。

1、电源部分输出DC、+5V、+1.25V~+15V直流稳压电源各一路。

两路均设有短路报警功能，电源在短路时自动将电源与已经短路的电路断开，当短路故障排除后，按下报警复位开关即可恢复供电。

2、显示部分电平指示由10组发光二极管组成，用＋5V接电平输入时灯亮为正常。

用GND（地）接电平无输出显示为正常。

数字显示由2位7段LED数码管及二-十进制译码器驱动器组成。

分译码输入端和段位显示输入端（高电平有效）。

3、信号源部分分单脉冲和连续脉冲2部分，单脉冲开关为消抖动脉冲；连续脉冲分为2组，一组为4路固定频率脉冲，分别为200kHZ、100kHZ、50kHZ、25kHZ；另一组为：1Hz~5kHz连续可调方波。

4、逻辑电平开关由10组逻辑电平开关组成（S0-S9），逻辑开关用于输出逻辑电平“1”和“0”。

接电平指示，并左右拨动开关（H为高电平+5V，L为低电平0V），则红绿灯相应亮灯。

用一组（4位）逻辑开关分别接数码显示的译码输入ABCD（8421BCD），拨动开关组合，输入0000～1001，则数码显示为0～9。

5、集成块插座插座为双列直插或多列直插，集成块引脚数和引脚号须与插座相符，上左下右对角一般为正、负电源（特殊除外），电源负端接GND即可（10个14脚、3个16脚、1个20脚）。

第1篇一、实验目的1. 巩固和加深对数字电路基本原理和电路分析方法的理解。

2. 掌握数字电路仿真工具的使用，提高设计能力和问题解决能力。

3. 通过综合实验，培养团队合作精神和实践操作能力。

二、实验内容本次实验主要分为以下几个部分：1. 组合逻辑电路设计：设计一个4位二进制加法器，并使用仿真软件进行验证。

2. 时序逻辑电路设计：设计一个4位计数器，并使用仿真软件进行验证。

3. 数字电路综合应用：设计一个数字时钟，包括秒、分、时显示，并使用仿真软件进行验证。

三、实验步骤1. 组合逻辑电路设计：（1）根据题目要求，设计一个4位二进制加法器。

（2）使用Verilog HDL语言编写代码，实现4位二进制加法器。

（3）使用ModelSim软件对加法器进行仿真，验证其功能。

2. 时序逻辑电路设计：（1）根据题目要求，设计一个4位计数器。

（2）使用Verilog HDL语言编写代码，实现4位计数器。

（3）使用ModelSim软件对计数器进行仿真，验证其功能。

3. 数字电路综合应用：（1）根据题目要求，设计一个数字时钟，包括秒、分、时显示。

（2）使用Verilog HDL语言编写代码，实现数字时钟功能。

（3）使用ModelSim软件对数字时钟进行仿真，验证其功能。

四、实验结果与分析1. 组合逻辑电路设计：通过仿真验证，所设计的4位二进制加法器能够正确实现4位二进制加法运算。

2. 时序逻辑电路设计：通过仿真验证，所设计的4位计数器能够正确实现4位计数功能。

3. 数字电路综合应用：通过仿真验证，所设计的数字时钟能够正确实现秒、分、时显示功能。

五、实验心得1. 通过本次实验，加深了对数字电路基本原理和电路分析方法的理解。

2. 掌握了数字电路仿真工具的使用，提高了设计能力和问题解决能力。

3. 培养了团队合作精神和实践操作能力。

六、实验改进建议1. 在设计组合逻辑电路时，可以考虑使用更优的电路结构，以降低功耗。

2. 在设计时序逻辑电路时，可以尝试使用不同的时序电路结构，以实现更复杂的逻辑功能。

第1篇一、实验目的1. 理解和掌握数字电路的基本原理和组成。

2. 熟悉数字电路实验设备和仪器的基本操作。

3. 培养实际动手能力和解决问题的能力。

4. 提高对数字电路设计和调试的实践能力。

二、实验器材1. 数字电路实验箱一台2. 74LS00若干3. 74LS74若干4. 74LS138若干5. 74LS20若干6. 74LS32若干7. 电阻、电容、二极管等元器件若干8. 万用表、示波器等实验仪器三、实验内容1. 基本门电路实验（1）验证与非门、或非门、异或门等基本逻辑门的功能。

（2）设计简单的组合逻辑电路，如全加器、译码器等。

2. 触发器实验（1）验证D触发器、JK触发器、T触发器等基本触发器的功能。

（2）设计简单的时序逻辑电路，如计数器、分频器等。

3. 组合逻辑电路实验（1）设计一个简单的组合逻辑电路，如4位二进制加法器。

（2）分析电路的输入输出关系，验证电路的正确性。

4. 时序逻辑电路实验（1）设计一个简单的时序逻辑电路，如3位二进制计数器。

（2）分析电路的输入输出关系，验证电路的正确性。

5. 数字电路仿真实验（1）利用Multisim等仿真软件，设计并仿真上述实验电路。

（2）对比实际实验结果和仿真结果，分析误差原因。

四、实验步骤1. 实验前准备（1）熟悉实验内容和要求。

（2）了解实验器材的性能和操作方法。

（3）准备好实验报告所需的表格和图纸。

2. 基本门电路实验（1）搭建与非门、或非门、异或门等基本逻辑电路。

（2）使用万用表测试电路的输入输出关系，验证电路的功能。

（3）记录实验数据，分析实验结果。

3. 触发器实验（1）搭建D触发器、JK触发器、T触发器等基本触发电路。

（2）使用示波器观察触发器的输出波形，验证电路的功能。

（3）记录实验数据，分析实验结果。

4. 组合逻辑电路实验（1）设计4位二进制加法器电路。

（2）搭建电路，使用万用表测试电路的输入输出关系，验证电路的正确性。

（3）记录实验数据，分析实验结果。