第一章
1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4
答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术
有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6
答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器
代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬
件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约
束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5
什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻
辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
第一部分
1-1 EDA技术与ASIC设计和FPGA开发有什么关系?
答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点?
答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的"翻译"，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?
什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
76 8-3编码器程序设计与仿真实验
1 实验目的
(1) 熟悉软件的使用，了解使用EDA工具进行设计的全过程。
(2) 学会用VHDL语言进行逻辑电路设计。
2 实验原理
8-3编码器有八个输入信号，输出是（2n＝8， n=3）三位二进制代码。其编码表如表3.3.1所示。
表3.3.1 三位二进制编码器的编码表
输入 输 出
Y2 Y1 Y0
I0 0 0 0
I1 0 0 1
I2 0 1 0
I3 0 1 1
I4 1 0 0
I5 1 0 1
I6 1 1 0
I7 1 1 1
由编码表写出逻辑表达式如下：
Y2=I4+I5+I6+I7
Y1=I2+I3+I6+I7
Y0=I1+I3+I5+I7
3 实验内容
(1) 用VHDL语言编写8-3编码器源程序。
(2) 进行综合、优化及功能仿真。
4 实验预习与思考
(1) 熟悉8-3编码器的工作原理。
(3) 如何在波形测试台窗口编辑输入信号。
(4) 在结构体中有几类功能描述语句，各起什么作用。
5 VHDL仿真实验
(1) 为此工程新建一个文件夹。
双击图标，启动QuartusⅡ软件工作平台。新建工程设计文件名为encoder8_3.vhd。在新建的VHDL模型窗口下编写的源程序如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity encoder8_3 is --实体说明
Port ( reset : in std_logic;
input : in std_logic_vector(7 downto 0);
output : out std_logic_vector(2 downto 0)); 77 end encoder8_3;
一、VHDL基本结构
1. 一个项目的输入输出端口是定义在
A. 实体中 B. 结构体中
C. 任何位置 D. 进程中
2. 描述项目逻辑功能的是
A. 实体 B. 结构体
C. 配置 D. 进程
3. 关键字ARCHITECTURE定义的是
A. 结构体 B. 进程
C. 实体 D. 配置
4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：
A.IEEE库 B.VITAL库
C.STD库 D.WORK工作库
5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是
A．器件外部特性；
B．器件的内部功能；
C．器件的综合约束；
D．器件外部特性与内部功能。
6. 在VHDL中，库可以包含一个或多个
A. 程序包 B. 结构体 C. 输入 D. 输出
7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为
A． 设计输入 B. 设计输出 C. 设计实体 D. 设计结构
8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：
A. Q：IN BIT； B. Q：OUT BIT； C. Q：INOUT BIT； D. Q：BUFFER BIT；
9.VHDL语言程序结构的特点是把一个设计实体分成
A.外部和内部 B.实体和实体说明
C.结构体和结构体说明 D.图形部分和文本部分
10. VHDL设计文件的实体说明部分描述的是
A.电路系统的内部结构 B.电路系统的逻辑功能
C.电路系统的主要参数 D.电路系统的外部端口
11.VHDL语言程序结构中必不可少的部分是：
