Quartus时序约束与时序分析

Support of SDC Timing Constraints1. Clock（时钟）：create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。

create_clock-period <period value> [-name <clock name>] [-waveform <edge list>] [-add] <targets>create_clock Command OptionsExample 1-1约束时钟频率100MHz，占空比50%，0ns上升沿，5ns下降沿。

create_clock –period 10 –waveform { 0 5 } clkExample 1-2 和上例相差90度的相位。

create_clock –period 10 –waveform { 2.5 7.5 } clk_sys使用create_clock命令约束时钟缺省的source Latency值为0。

Quartus IITimeQuest Timing Analyzer自动为非虚拟时钟（non-virtual clocks）计算时钟网络延时（clock’s network latency）。

Quartus II Handbook, Volume 3 6-29生成时钟（Generated Clocks）Quartus II TimeQuest Timing Analyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。

你可以定义这些电路的输出作为生成时钟。

这些定义可以让Quartus II TimeQuest Timing Analyzer分析这些时钟以及关联的时钟网络延时（networklatency）。

使用create_generated_clock命令定义生成时钟。

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动态时序分析的优点是准确度 高，适用于精确分析和优化电 路性能。
时序分析的步骤
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建立时序模型
根据电路的逻辑功能和结 构，建立相应的时序模型 ，包括建立时间、保持时 间和时钟周期等参数。
时序约束设置
根据时序模型，设置相应 的时序约束，包括时钟源 、时钟网络、触发边沿、 建立时间和保持时间等。
时钟策略优化
选择适当的时钟策略，如多源 时钟、时钟分频等，以满足时 序要求。
参数调整
调整编译器的参数设置，如设 置更严格的时序约束或调整时
序例外等。
优化工具
Quartus II 软件
Altera（现Intel）提供的集成开发环境（IDE），包含多种时序约束 和优化的工具和功能。
逻辑合成工具
如Yosys、ABC等开源逻辑合成工具，可以用于优化设计的逻辑结构 。
时序约束的分类
建立时间（Setup Time）：指信号在时钟边沿前应该 稳定的时间。
时钟周期（Clock Period）：指时钟信号的周期性时间 间隔。
保持时间（Hold Time）：指信号在时钟边沿后应该保 持稳定的时间。
偏斜（Skew）：指时钟信号或数据信号在不同路径上 的延迟差异。
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CATALOGUE
时序约束是数字逻辑设计和 FPGA编程中的重要概念，它确 保了电路在时序上的正确性。
时序约束的重要性
1
时序约束是确保数字电路正常工作的关键因素。
2
在FPGA设计中，如果不进行正确的时序约束， 可能会导致时序违规、数据传输错误等问题。
3
通过合理的时序约束，可以优化设计，提高电路 的工作效率，降低功耗和减小面积。

quaruts 时序约束English Answer:Quarts Timing Constraints.Quartus Prime timing constraints drive the Quartus Prime timing analyzer engine to achieve fast and accurate timing analysis results. Timing constraints specify the timing relationships and requirements between different parts of the design. These constraints can be applied to clocks, registers, I/O ports, and other design components.Quartus Prime supports two main types of timing constraints:Static timing constraints (STCs) specify absolute timing relationships between two points in the design. For example, you can use STCs to specify the maximum or minimum time between a clock edge and a register setup time.Dynamic timing constraints (DTCs) specify timing relationships between two points in the design that may change over time. For example, you can use DTCs to specify the maximum or minimum time between a clock edge and a register setup time when the clock frequency is changing.Quartus Prime Timing Constraints Syntax.The syntax for timing constraints in Quartus Prime isas follows:<constraint_type> <constraint_name> <constraint_value>。

保持时间

保持时间：在触发器的时钟信号有效沿到来以后，数据 和使能信号必须保持稳定不变的最小时间。如果保持时 间不够，数据同样不能被正确打入触发器。 tH = Clock Delay – Data Delay + MicrotH
Tips


tH (clock hold time) : The minimum length of time for which data that feeds a register via its data or enable input(s) must be retained at an input pin after the clock signal that clocks the register is asserted at the clock pin. tH = <clock to destination register delay> + <micro hold delay of destination register> - <pin to register delay> minimum tH slack = <required th> - <actual th>
设计中常用的时序概念

时钟偏斜 周期与最高频率 建立时间 保持时间 时钟到输出延时 管脚到管脚延时 Slack
时钟偏斜

时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端 的时间差别。 clock skew：The difference in the arrival time of a clock signal at two different registers, which can be caused by path length differences between two clock paths, or by using gated or rippled clocks. Clock skew is the most common cause of internal hold violations.