一、设计要求--------------------------------------------------------------------------------
二、设计目的--------------------------------------------------------------------------------
三、设计方案--------------------------------------------------------------------------------
四、设计程序---------------------------------------------------------------------------------
五、管脚分配---------------------------------------------------------------------------------
六、硬件下载实现现象描述------------------------------------------
七、体会、对设计工作的总结与展-------------------------------------------
一、设计要求：
①在十字路口的两个方向上各设一组红、绿、黄灯，显示顺序为其中一方向（东西方向）
是绿灯、黄灯、红灯；另一方向（南北方向）是红灯、绿灯、黄灯。
②设置一组数码管，以倒计时的方式显示允许通行或禁止通行的时间，其中绿灯、黄灯、
红灯的持续时间分别是20s、5s和25s。
③当各条路上任意一条上出现特殊情况时，如当消防车、救护车或其他需要优先放行的车
辆通过时，各方向上均是红灯亮，倒计时停止，且显示数字在闪烁。当特殊运行状态结束后，控制器恢复原来状态，继续正常运行。
二、设计方案：
计数器的计数值与交通灯亮灭的关系如图1所示。
49
东西方向
南北方向
24
19
图1 计数值与交通灯亮灭的关系
显然，本课题的核心是一个计数范围为0～49（共50 s ）的计数器和一个根据计数值做出规定反应的控制器。另外，所用实验箱配备的晶振为20MH z ，因此还需要一个分频电路。最后，要驱动七段数码管，显然还需要一个译码电路。 根据上面的分析，可以画出如图2所示的系统框图。
图2 交通灯控制器系统框图 2、计数器的设计
这里需要的计数器的计数范围为0～49。计到49后，下一个时钟沿回复到0，开始下一轮计数。此外，当检测到特殊情况（Hold=’1’）发生时，计数器暂停计数，而系统复位信号Reset则使计数器异步清0。
3、控制器的设计
控制器的作用是根据计数器的计数值控制发光二极管的亮、灭，以及输出倒计时数值给七段数译管的分位译码电路。此外，当检测倒特殊情况（Hold=’1’）发生时，无条件点亮红色的发光二级管。
由于控制器要对计数值进行判断，很容易想到用IF语句来实现。本控制器可以有两种设计方法，一种是利用时钟沿的下降沿读取前级计数器的计数值，然后做出反应；另一种则是将本模块设计成纯组合逻辑电路，不需要时钟驱动。这两种方法各有所长，必须根据所用器件的特性进行选择：比如有些FPGA有丰富的寄存器资源，而且可用于组合逻辑的资源则相对较少，那么使用第1种方法会比较节省资源；而有些CPLD的组合逻辑资源则相对较多，用第2种方法可能会更好。大家可尝试两种方法，比较一下哪种方法所用资源较少，然后在最后的方案中采用这个方法。
4、分位译码电路的设计
因为控制器输出的倒计时数值可能是1位或者2位十进制数，所以在七段数码管的译码电路前要加上分位电路（即将其分为2个1位十进制数，如25分为2和5，7分为0和7）。
与控制器一样，分位电路同样可以由时钟驱动，也可以设计成纯组合逻辑电路。控制器中，引入了寄存器。
三、程序语言：
-----------交通灯带有点阵显示---------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY jtd IS
PORT(
duan : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
-- 数码管显示bcd码from 100 to 91
hang,lie:out std_logic_vector(7 downto 0); -----点阵行输出和列输出
led,light_cs : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- 数码管和灯扫描led 6 5 2 1 || light 66 67 68 69
led_no: OUT STD_LOGIC_VECTOR(1 DOWNTO 0); -- 4 3 light : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);--灯72 70 71
B1eep : OUT STD_LOGIC; -- 7
clk,jinji : IN STD_LOGIC
-- 频率输入和紧急处理端-----
);
END jtd;
ARCHITECTURE one OF jtd IS
SIGNAL clk_1k,clk_1 : STD_LOGIC;
SIGNAL cnt4 : INTEGER RANGE 0 TO 3; ------------用于计数--------------
SIGNAL num,num1,num2,num3,num4 : INTEGER RANGE
