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DDS基本知识与频率规划的意义

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DDS基本知识与频率规划的意义DDS被定义为是一种由固定频率参考时钟源产生正弦波的数字技术。

需要注意的是，参考时钟源的动态性能会直接影响到DDS的输出频谱。

DDS有如下优点：⑴ DDS的输出频率是数字可调的，它具有小于1Hz的频率分辨率。

⑵ 输出正弦波的相位是数字可调的，该特性对于那些需要多个DDS互相同步的应用非常有用。

DDS在结构上由三部分构成：⑴ 累加器；⑵ 角度幅度转换器，它将数字相位值转换为数字幅度值；⑶ 数模转换器。

ADI公司所有DDS的DAC都是电流输出形式。

DDS频率规划是指在应用范围内提供最佳动态性能的一种尝试，对于许多应用来说，这就意味着在感兴趣的带宽内提供最大的无杂散动态范围，或者称作SFDR。

为了获得最大的SFDR值，需要进行一些DDS频率规划。

一个好的频率规划首先是要根据应用所给定的性能标准选择合适的DDS器件，然后规划并预算出DDS的主要杂散源。

频率规划的主要内容及其操作频率规划的内容主要有以下几方面：1. DDS主要杂散源的判定、内容判定、主要杂散源的框图。

2. DDS参考时钟的重要性。

3. 利用简单的公式或模型预测DDS所有杂散的频率位置。

4. 相位截断杂散，相位幅度转换杂散和参考时钟杂散的幅度估计。

可以非常近似地得到这些杂散的幅度。

5. DAC斜波杂散，用一个简单的模型进行模拟。

6. 数字开关的馈通信号杂散。

以上操作的目的是为了得到最大的SFDR。

频率规划一般需要确定四种杂散源，它们是参考时钟源，相位截短，角度幅度转换和DAC非线性。

每一种杂散源，它们的频率位置都是可以预测的。

一、参考时钟对DDS输出的影响⑴ 参考时钟性能会直接影响到DDS的输出性能。

⑵ 参考时钟的杂散频率会以相同的固定频率偏移传递到DDS的输出。

⑶ 参考时钟的噪声会以相同的方式传递到DDS的输出。

⑷ DDS输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小。

可以用下式表达：dBc=20log(Ref Clk/DDS output)⑸ 如果使用了内置参考时钟倍频器，参考时钟的所有噪声和杂散都会在PLL环路带宽内按照下式放大：dBc=20log(Ref Clk 的倍频数，数值为4~20)。

在知道了参考时钟的这些影响后，便能够很快地确定DDS输出中的杂散会不会是由参考时钟引起的。

相位截短对DDS输出的影响：相位截短的原因是相位累加器在每个参考时钟周期中没有将所有的相位信息送给角度幅度转换器。

相位截短对DDS输出的影响：⑴ 相位截短会对DDS输出产生相位调制。

⑵ 丢弃的比特位的内容并不会被相位累加器丢弃。

⑶ DDS输出的频率分辨率由控制字的全字长决定，并不受相位截短的影响。

⑷ 相位截短杂散的频率位置是可以预测的。

⑸ 相位截短杂散的幅度与送入角度幅度转换器的相位字长N有关，可以表示为dBc=-6.02N二、相位幅度转换对DDS输出杂散的影响这种杂散的幅度在DDS输出杂散中居第二位。

相位幅度转换对DDS输出杂散的影响：⑴ 有限的幅度分辨率在DAC的输入端产生一个幅度误差信号，它调制DDS输出。

⑵ 相位幅度转换引起的最大杂散的频率位置可以预测。

这类预测方法是最新才找到的。

⑶ 最大杂散与基频的谐波有关。

这是预测其频率位置的关键因素。

⑷ 最大杂散的幅度通常会比DAC的量化噪声大约低12dBc或更多，具体数值取决于相位转换器的结构。

三、DAC对输出信号杂散频率的影响DAC杂散主要是由DAC的非理想开关特性和直流非线性引起的。

它们会将这些杂散频率的能量分配到基波的较低次基波谐波中，这是预测杂散频率位置的关键。

DAC对输出信号杂散频率的影响：⑴ DAC通常是造成DDS输出中最大杂散的因素。

⑵ DAC非线性误差和非理想开关特性是造成最大杂散的原因。

二者都会产生谐波失真。

⑶ 大部分的谐波失真能量都集中在基频的低次谐波上，主要是二次和三次谐波。

⑷ 随着基频频率的增大，非理想开关特性成为引起谐波失真增大的主要原因。

一般地，得到最大SFDR的关键是找到参考时钟频率和频率控制之间的最佳比例关系。

四、数字开关馈通杂散DDS内部的数字信号的高摆率能够产生瞬时噪声耦合到DAC的输出，但这种噪声耦合是不能消除的。

同样来自外部噪声源的耦合也不能消除。

它们都会影响DDS 输出的频谱。

但这些噪声通常可以通过改善PCB的布线来解决。

数字开关馈通杂散的主要影响是：⑴ 片上的数字时钟或外置时钟都会影响到DDS的输出频谱。

⑵ 这些时钟会对参考时钟进行相位调制，对DAC输出进行幅度调制，从而引起基频周围的混叠分量。

⑶ 好的PCB布线有一定的改善作用。

好的PCB布线包括使用大面积的接地层和电源层，分开模拟和数字电源，旁路电路尽可能靠近电源引脚。

⑷ 输入参考时钟和DAC的输出为差分方式，可以降低共模噪声。

表1总结了可预测的影响DDS的五个杂散源。

表1：可预测DDS杂散源一览表(略)问答选编问： AD6644的采样时钟，用AD9954好，还是用AD9854好，或者还有其他更好的选择？答： AD9954的性能比AD9854要好，但是对于AD6644这样高速的ADC，并不建议用DDS，最好是采用ADI 的 PLL 作为时钟源。

问：用软件方法能否实现DDS（配合DA或者逆变电路）？答：从原理上来说，采用DAC 和软件查表，加上一些滤波的办法也可以实现DDS，但是如果要保证较好的性能（如相噪等），建议用ADI集成的DDS。

问：AD9854在单端参考时钟输入模式下的输入REFCLK 还需要1.6V左右的直流么?答：参考时钟单端模式输入下，需要高电平至少为2.3V。

问：DDS芯片扫频时的噪声情况与产生单频时的情况相同吗？工作在FSK模式呢？答：扫频时的噪声与产生单频的时的噪声不一样，相对要差一点。

工作在FSK 模式由于是固定的两个频率输出，所以和产生单频的情况相同。

问：DDS中DAC的精度对DDS的性能影响有多大?答：DAC的精度会影响到输出的SNR，从而影响到DDS输出的噪声。

如果对DDS 的相噪有更高的要求，就要使用更高分辨率的DDS。

问：怎样减小DDS的频谱杂散?怎样提高DDS的频率？答：减少杂散的关键是要让这些杂散频率落到需要的带宽之外，预测这些杂散的关键，是要找出这些杂散在没有折叠回第一Nyquist区之前与基频之间的谐波关系。

无论控制字或参考时钟频率如何变化，这些杂散和基频之间的谐波关系都会保持固定。

问：可不可以在DDS的存储器中写入数据，使其输出任意波形？答：DDS的输出信号频率通常来说，只能低于参考频率的40％。

但在ADI的某些DDS器件中，参考时钟经过倍频，输出频率可以超过输入信号频率。

但是输出信号只能为 SIN or COS 波形。

问：DDS的频率是指它的输出时钟的速度吗？一般DDS可改变多少个点？答：DDS的频率一般是指输入时钟的频率，在数据手册上可以看到REF Clock和Output Clock这两个参数。

一般DDS内部都有一个频率寄存器，寄存器的位数决定可以输出的点，为2N个。

问：贵公司的DDS是基于FPGA解决方案的吗？答：DDS不是基于FPGA的解决方案，它并不能进行编程，只能进行内部寄存器的修改。

AD9954只具有有限的编程能力。

问：贵公司的DDS芯片产生正弦波的频率有没有下限，在什么频段最理想?答：我们输出的下限就是分辨率的最小值，可以根据频率寄存器的位数进行计算。

建议输出频率在输入频率的40%以下。

问：如何产生随机波形？选择什么型号的DDS芯片？答：随机波形包含二部分，其一是频率可调，其二是波形可变。

频率可调可以通过DDS来实现，当然输出的最大频率也是有限制的。

波形可变能通过增加额外的电路来实现，因为DDS的输出都是正弦信号。

选择什么样的DDS要根据所需要的频率和相噪来决定。

问：AD9851用于短波调相性能如何？答：性能很好，完全适合。

可以参考ADI 网页上的应用参考文章AN-587。

问：一个10MHz的方波信号，如果要得到10MHz的sin与cos信号同时输出，如何实现？答： AD9854就可以实现，请参考数据手册。

问：DDS输出频谱纯度和相位抖动是如何估算的？答： ADI的DDS产品内部都有一个多位的频率寄存器，例如即使是一个具有32 位累加器的1 GHz的DDS可以具备0.23Hz的频率分辨率，1GHz/232。

而且内部也都有一个相位寄存器，同样可以进行相同的计算，来得到频率和相位的估算。

问：DDS的基准时钟对DDS的杂散信号影响有多大? 是时钟的毛刺还是谐波?答：DDS的基准时钟的性能会很大地影响输出信号的性能。

参考时钟的杂散频率会以相同的固定频率偏移传递到DDS的输出。

参考时钟的噪声会以同样的方式传递到DDS的输出。

DDS输出的参考时钟杂散或噪声的幅度会随着控制字的减小而减小，可以用下式表达：dBc = - 20 log(参考时钟频率/DDS输出频率)，如果使用了内置参考时钟倍频器，参考时钟的所有噪声和杂散都会在PLL环路带宽内按照下式放大：dBc = 20 log(参考时钟的倍频数，4倍~20倍)。

时钟的毛刺和谐波都会有影响。

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DDS基础介绍

DDS基础介绍

DDS基础介绍⽬录什么是DDS？DDS（Data Distribution Service）数据分发服务：采⽤分布式发布/订阅体系架构，以中间件的形式提供通信服务，强调以数据为中⼼，提供多种QoS策略，保障数据进⾏实时、⾼效、灵活的分发，可满⾜各种分布式实时通信应⽤需求。

1. 分布式发布/订阅体系架构以上流程图的解释说明如下：1.全局数据空间是⼀个抽象的概念。

在实现时，数据仍然是分别存储在每⼀个应⽤程序的本地空间中。

在系统运⾏时，数据是按需传输或存储的，数据的发布者仅仅发送对⽅需要的数据，订阅者仅接受本地应⽤程序中需要的数据。

2.实际场景中，每个应⽤程序既可以是发布者⼜可以是订阅者2. 以中间件的形式提供通信服务在分布式系统中，中间件是介于操作系统和应⽤程序之间的软件层，使系统的各个组件能够更容易地通信和共享数据。

中间件简化了分布式系统的开发，使软件开发⼈员专注于应⽤程序的业务本⾝，⽽不是花费精⼒研究应⽤程序和系统之间传递信息的机制。

DDS中间件是⼀个软件层，它将应⽤程序从操作系统、⽹络传输和底层数据格式的细节中抽象出来。

DDS提供多种编程语⾔的API，允许应⽤程序跨操作系统、跨语⾔、跨处理器体系结构交换信息。

数据格式、发现匹配机制、连接⽅式、可靠性、⽹络协议、传输⽅式选择、QoS、安全性等底层细节由中间件管理。

3. 强调以数据为中⼼以数据为中⼼（Data Centricity）的通信中，通信的应⽤程序间的数据分发是重点。

以数据为中⼼由数据的发布者和订阅者组成，通信基于已命名的数据流，数据流从发布者向订阅者传送已知类型的数据。

简单的解释就是，只关⼼数据，订阅者只⽤关⼼接收订阅的主题中的数据即可。

以数据为中⼼的本质是DDS知道它存储什么数据，并控制如何共享这些数据。

数据中⼼性保证应⽤程序能够理解其接收到的数据，因⽽所有消息都包含应⽤程序能够理解其含义所需要的上下⽂信息。

使⽤传统的以消息为中⼼的中间件的程序员必须编写发送消息的代码；⽽使⽤以数据为中⼼的中间件的时，只需指定数据如何共享、何时共享，编写少量代码即可直接共享数据值。

DDS是什么意思,DDS结构,DDS原理是什么

DDS是什么意思,DDS结构,DDS原理是什么

DDS是什么意思,DDS结构,DDS原理是什么什么叫DDS直接数字式频率合成器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字来分频系统时钟（SYSTEM CLOCK）以产生所需要的频率。

DDS 有两个突出的特点，一方面，DD S工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit 或者更高），频率分辨率高。

DDS工作原理Error! Reference source not found. 是DDS 的内部结构图，它主要分成3 部分：相位累加器，相位幅度转换，数模转换器（DAC）。

图1，DDS的结构相位累加器一个正弦波，虽然它的幅度不是线性的，但是它的相位却是线性增加的。

DDS 正是利用了这一特点来产生正弦信号。

如图2，根据DDS 的频率控制字的位数N，把360°平均分成了2的N次等份。

图2，相位累加器原理假设系统时钟为Fc，输出频率为Fout。

每次转动一个角度360°/2N，则可以产生一个频率为Fc/2N 的正弦波的相位递增量。

那么只要选择恰当的频率控制字M，使得Fout / Fc= M / 2N,就可以得到所需要的输出频率Fout，Fout = Fc*M / 2N,相位幅度转换通过相位累加器，我们已经得到了合成Fout 频率所对应的相位信息，然后相位幅度转换器把0°~360°的相位转换成相应相位的幅度值。

比如当DDS 选择为2V p-p 的输出时，45°对应的幅度值为0.707V，这个数值以二进制的形式被送入DAC。

这个相位到幅度的转换是通过查表完成的。

DAC 输出代表幅度的二进制数字信号被送入DAC 中，并转换成为模拟信号输出。

注意DAC 的位数并不影响输出频率的分辨率。

输出频率的分辨率是由频率控制字的位数决定的。

直接数字式频率合成技术（DDS）是一种先进的全数字频率合成技术，它具有多种数字式调制能力（如相位调制、频率调制、幅度调制以及I/Q正交调制等），在通信、导航、雷达、电子战等领域获得了广泛的应用。

直接数字频率合成器(DDS)总结

直接数字频率合成器(DDS)总结

直接数字频率合成器（直接数字频率合成器（DDS DDS DDS）总结）总结知识收集2008-07-2113:45:46阅读128评论0字号：大中小订阅直接合成法是用一个或多个石英晶体振荡器的振荡频率作为基准频率，由这些基准频率产生一系列的谐波，这些谐波具有与石英晶体振荡器同样的频率稳定度和准确度；然后，从这一系列的谐波中取出两个或两个以上的频率进行组合，得出这些频率的和或差，经过适当方式处理（如经过滤波）后，获得所需要的频率。

DDS 是直接数字式频率合成器（Direct Digital Synthesizer ）的英文缩写。

直接数字式频率合成器（DDS ）是从相位概念出发直接合成所需波形的一种新的频率合成技术，由相位累加器、波形ROM 、D/A 转换器和低通滤波器构成。

时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM 的地址线位数，幅度量化噪声取决于ROM 的数据位字长和D/A 转换器位数。

结构框图如图2-1所示。

先分部分介绍其结构，后面会讲到总体原理。

相位增量（Phase Increment ）M ，也称为频率控制字，单纯的无单位（不代表弧度或者角度）无符号数。

相位累加器（Phase Accumulator ）由一个无符号数的加法器和一个寄存器构成，一个时钟周期完成一次加法运算。

量化器（Quantizer ）完成很简单的功能。

将较高精度，较大位宽的输入，丢弃低比特位，得到较低精度，较小位宽的输出，直接用作后面查找表的地址。

正余弦查找表（Sine/Cosine Lookup Table）存放正余弦数值。

DDS的工作原理：DDS的基本原理是利用采样定理，通过查表法产生波形[2]。

由于，（2-1）其中Δθ为一个采样间隔ΔT之间的相位增量，采样周期，即：（2-2）控制Δθ就可以控制不同的频率输出。

Δθ是由频率控制字M控制的，即：（2-3）所以改变M就可以得到不同的输出频率。

dds

dds

DDSDDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。

时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。

DDS有如下优点：⑴频率分辨率高，输出频点多，可达个频点(N为相位累加器位数)；⑵频率切换速度快，可达us量级；⑶频率切换时相位连续；⑷可以输出宽带正交信号；⑸输出相位噪声低，对参考频率源的相位噪声有改善作用；⑹可以产生任意波形；⑺全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和发展各自的DDS产品，如美国QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。

这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。

DDS的简单介绍DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。

频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据dds频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。

DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。

另外，有些DDS芯片还具有调幅、调频和调相等调制功能及片内D/A变换器（如AD7008）。

DDS也是药物传递系统的意思。

DDS在化学里是一种良好的固化剂，全称为：4,4’ 二氨基二苯砜DDS有如下优点频率分辨率高，输出频点多，可达2的N次方个频点(N为相位累加器位数)；频率切换速度快，可达us量级；频率切换时相位连续；可以输出宽带正交信号；输出相位噪声低，对参考频率源的相位噪声有改善作用；可以产生任意波形；全数字化实现，便于集成，体积小，重量轻。