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大学课程《数字电子技术基础》试题及答案一、填空题组合逻辑电路1. 数字电路按逻辑功能的不同特点可分为两大类，即： 逻辑电路和 逻辑电路 。
答：组合 、时序2. 从一组输入数据中选出一个作为数据传输的常用组合逻辑电路叫做 。
答：数据选择器3.用于比较两个数字大小的逻辑电路叫做 。
答：数值比较器4. 驱动共阳极七段数码管的译码器的输出电平为 有效，而驱动共阴极的输出电平为 有效。
答：低、高5.一个8选1的多路选择器（数据选择器），应具有 个地址输入端。
答：3个6.编码器的逻辑功能是把输入的高低电平编成一个 ，目前经常使用的编码器有普通编码器和优先编码器两类。
答：二值代码7.译码器的逻辑功能是把输入的二进制代码译成对应的 信号，常用的译码器有二进制译码器，二－十进制译码器和显示译码器三类。
答：输出高、低电平8．74LS138是3线—8线译码器，译码为输出低电平有效，若输入为A 2A 1A 0=110时，输出 01234567Y Y Y Y Y Y Y Y 应为（ ）。
答：10111111二、选择题组合逻辑电路1.74LS138是3线-8线译码器，译码输出为低电平有效，若输入A 2A 1A 0=100时，输出= 。
A 、00010000，B 、11101111C 、11110111D 、10000000答：B2.在下列逻辑电路中，不是组合逻辑电路的是（ ）。
A 、译码器B 、编码器C 、全加器D 、寄存器 答：D3.在下列逻辑电路中，不是组合逻辑电路的是（ ）。
A. 译码器B. 编码器C. 全加器D.寄存器 答：D4. 八选一数据选择器组成电路如下图所示，该电路实现的逻辑函数是Y= 。
A. ABC ABC ABC ABC +++ B. ABC ABC + C. BC ABC +D. ABC ABC ABC ABC +++ 答：D5.七段显示译码器是指 的电路。
A. 将二进制代码转换成0~9数字B. 将BCD 码转换成七段显示字形信号C. 将0~9数字转换成BCD 码D. 将七段显示字形信号转换成BCD 码 答：B6.组合逻辑电路通常由 组合而成。
组合逻辑电路习题一、填空、选择1、8 线—3线优先编码器74LS148 的优先编码顺序是I7 、I6 、I5 、…、I0 ，输出A2 A1 A0 。
输入输出均为低电平有效。
当输入I7 I6 I5 …I0 为11010101时，输出A2 A1 A0为 。
2、3 线—8 线译码器74LS138 处于译码状态时，当输入A 2A 1A 0=001 时，输出Y 7～Y 0 = 。
3、组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 ，与电路以前的状态 。
4、在组合逻辑电路中，由于门电路的延时，当输入信号状态改变时，输出端可能出现虚假过渡干扰脉冲的现象称为 。
5、一位数值比较器，输入信号为两个要比较的一位二进制数A 、B ，输出信号为比较结果：Y(A ＞B)、Y(A ＝B)和Y(A ＜B)，则Y(A ＞B)的逻辑表达式为 。
6、下列电路中，不属于组合逻辑电路的是。
（A ）译码器 （B ）全加器 （C ）寄存器 （D ）编码器 7、在二进制译码器中，若输入有4位代码，则输出有 个信号。
（A ）2 （B ）4 （C ）8 （D ）16 二、分析题4.1写出图所示电路的逻辑表达式，并说明电路实现哪种逻辑门的功能。
习题4.1图4.2分析图所示电路，写出输出函数F 。
习题4.2图4.3已知图示电路及输入A 、B 的波形，试画出相应的输出波形F ，不计门的延迟．B A =1 =1 =1F习题4.3图4.4由与非门构成的某表决电路如图所示。
其中A 、B 、C 、D 表示4个人，L=1时表示决议通过。
（1） 试分析电路，说明决议通过的情况有几种。
（2） 分析A 、B 、C 、D 四个人中，谁的权利最大。
4.5分析图所示逻辑电路，已知S 1﹑S 0为功能控制输入，A ﹑B 为输入信号，L 为输出，求电路所具有的功能。
习题4.5图4.6试分析图所示电路的逻辑功能。
习题4.6图4.7已知某组合电路的输入A 、B 、C 和输出F 的波形如下图所示，试写出F 的最简与或表达式。
学生实验报告学院：课程名称：数字电路实验与设计专业班级：姓名：学号：学生实验报告(一)学生姓名学号同组人: 实验项目编码器、译码器的功能测试及应用■必修□选修□演示性实验■验证性实验□操作性实验□综合性实验实验地点W105 实验仪器台号指导教师实验日期及节次一、实验综述1. 实验目的：（1）了解编码器、译码器和数码管的管脚排列和管脚功能。
（2）掌握编码器、译码器和数码管的性能和使用方法。
2. 实验所用仪器及元器件：（1）示波器、信号源、万用表、数字实验箱和电脑。
（2）集成电路TTL74LS147、TTL74LS148、TTL74LS47、TTL74LS04、电阻和电位器等。
3. 实验原理：（1） 10- 4线优先编码器74HC14774HC147外引线排列如图1所示，逻辑符号如图2所示。
图1 74HC147外引脚排列图图2 74HC147逻辑符号如图74HC147有9路输入信号，4位BCD码输出，因输出端带圈，所以输入输出均为低电平有效。
他将0—9十个十进制数编成4位BCD码，可把输入端的9路输入信号和隐含的不变信号按优先级进行编码，且优先级别高的排斥级别低的。
当输入端都无效时，隐含着对0路信号进行编码（输出采用反码输出）。
74HC147的功能见表1。
表1 10- 4线优先编码器74HC147输入输出I2I3I4I5I6I7I8I9I3Y2Y1Y0Y1H H H H H H H H H H H H H××××××××L L H H L×××××××L H L H H H××××××L H H H L L L×××××L H H H H L L H××××L H H H H H L H L×××L H H H H H H L H H××L H H H H H H H H L L×L H H H H H H H H H L HL H H H H H H H H H H H L （2） 8-3线优先编码器74LS14874LS148是8-3线优先编码器逻辑符号如图3，外引线排列如图4所示。
(完整)3组合逻辑电路习题解答自我检测题1．组合逻辑电路任何时刻的输出信号，与该时刻的输入信号 有关 ,与以前的输入信号 无关 。
2．在组合逻辑电路中，当输入信号改变状态时，输出端可能出现瞬间干扰窄脉冲的现象称为 竞争冒险 。
3．8线—3线优先编码器74LS148的优先编码顺序是7I 、6I 、5I 、…、0I ，输出为2Y 1Y 0Y 。
输入输出均为低电平有效。
当输入7I 6I 5I …0I 为11010101时，输出2Y 1Y 0Y 为 010 .4．3线—8线译码器74HC138处于译码状态时,当输入A 2A 1A 0=001时，输出07Y ~Y = 11111101 。
5．实现将公共数据上的数字信号按要求分配到不同电路中去的电路叫 数据分配器 。
6．根据需要选择一路信号送到公共数据线上的电路叫 数据选择器 。
7．一位数值比较器,输入信号为两个要比较的一位二进制数,用A 、B 表示，输出信号为比较结果：Y (A ＞B )、Y (A ＝B )和Y (A ＜B )，则Y (A ＞B ）的逻辑表达式为B A 。
8．能完成两个一位二进制数相加，并考虑到低位进位的器件称为 全加器 。
9．多位加法器采用超前进位的目的是简化电路结构 × 。
(√，× ） 10．组合逻辑电路中的冒险是由于 引起的。
A ．电路未达到最简 B ．电路有多个输出C ．电路中的时延D ．逻辑门类型不同11．用取样法消除两级与非门电路中可能出现的冒险，以下说法哪一种是正确并优先考虑的？ A ．在输出级加正取样脉冲 B ．在输入级加正取样脉冲 C ．在输出级加负取样脉冲 D ．在输入级加负取样脉冲12．当二输入与非门输入为 变化时，输出可能有竞争冒险。
A ．01→10B ．00→10C ．10→11D ．11→01 13．译码器74HC138的使能端321E E E 取值为 时，处于允许译码状态。
A ．011 B ．100 C ．101 D ．01014．数据分配器和 有着相同的基本电路结构形式。
优先编码器74ls148引脚图管脚图内部功能表在优先编码器电路中，允许同时输入两个以上编码信号。
不过在设计优先编码器时，已经将所有的输入信号按优先顺序排了队。
在同时存在两个或两个以上输入信号时，优先编码器只按优先级高的输入信号编码，优先级低的信号则不起作用。
74148是一个八线-三线优先级编码器。
如图所示的是八线-三线编码器74148的惯用符号及管脚图引脚图。
74148优先编码器为16脚的集成芯片，除电源脚VC C(16)和GND(8)外，其余输入、输出脚的作用和脚号如图中所标。
其中I0—I7为输入信号，A2,A1,A0为三位二进制编码输出信号，IE是使能输入端，OE 是使能输出端，GS为片优先编码输出端。
由74148真值表可列输出逻辑方程为：A2 = (I4+I5+I6+I7)IEA1 = (I2I4I5+I3I4I5+I6+7)·IEA0 = (I1I2I4I6+I3I4I6+I5I6+I7)·IE使能输出端O E的逻辑方程为：OE =I0·I1·I2·I3·I4·I5·67·IE当使能输入I E=1时，禁止编码、输出(反码)：A2,A1,A0为全1。
(如表5.1.2第一行所示。
)当使能输入I E=0时，允许编码，在I0～I7输入中，输入I7优先级最高，其余依次为：I6,I5,I4,I3,I2,I0，I0等级排列。
OE为使能输出端，它只在允许编码(IE=0)，而本片又没有编码输入时为0。
如表5.1.2中第二行所示)。
扩展片优先编码输出端G S的逻辑方程为：GS = (I0+I1+I2+I3+I4+I5+I6+I7)·IEGS为片优先编码输出端，它在允许编码(IE=0)，且有编码输入信号时为0(如表5.1.2中第三至第十行)；若允许编码而无编码输入信号时为1(如表5.1.2第二行)；在不允许编码(IE=1)时，它也为1(如表5.1.2第一行)。
Verilog⼋线-三线优先编码器设计（74LS148）if语句法1//8线-3线优先编码器设计（74LS148)2//3//EI | A7 A6 A5 A4 A3 A2 A1 A0 | Y2 Y1 Y0 GS EO4//0 | 0 x x x x x x x | 0 0 0 0 15//0 | 1 0 x x x x x x | 0 0 1 0 16//0 | 1 1 0 x x x x x | 0 1 0 0 17//0 | 1 1 1 0 x x x x | 0 1 1 0 18//0 | 1 1 1 1 0 x x x | 1 0 0 0 19//0 | 1 1 1 1 1 0 x x | 1 0 1 0 110//0 | 1 1 1 1 1 1 0 x | 1 1 0 0 111//0 | 1 1 1 1 1 1 1 0 | 1 1 1 0 112//0 | 1 1 1 1 1 1 1 1 | 1 1 1 1 013//1 | x x x x x x x x | 1 1 1 1 1141516module encoder_83 (din, EI, GS, EO, dout);17input [7:0] din; //编码输⼊端data_in，低电平有效18input EI; //使能输⼊端EI（选通输⼊端），EI为 0 时芯⽚⼯作,即允许编码19output [2:0] dout; //编码输出端data_out20output GS; //⽚优先编码输出端，优先编码器⼯作⼯作状态标志GS，低电平有效21output EO; //使能输出端EO（选通输出端）22reg [2:0] dout;23reg GS, EO;24always @(din or EI)25if(EI) begin dout <= 3'b111; GS <= 1; EO <= 1; end //所有输出端被锁存在⾼电平26else if (din[7] == 0) begin dout <= 3'b000; GS <= 0; EO <= 1; end27else if (din[6] == 0) begin dout <= 3'b001; GS <= 0; EO <= 1; end28else if (din[5] == 0) begin dout <= 3'b010; GS <= 0; EO <= 1; end29else if (din[4] == 0) begin dout <= 3'b011; GS <= 0; EO <= 1; end30else if (din[3] == 0) begin dout <= 3'b100; GS <= 0; EO <= 1; end31else if (din[2] == 0) begin dout <= 3'b101; GS <= 0; EO <= 1; end32else if (din[1] == 0) begin dout <= 3'b110; GS <= 0; EO <= 1; end33else if (din[0] == 0) begin dout <= 3'b111; GS <= 0; EO <= 1; end34else if (din == 8'b11111111) begin dout <= 3'b111; GS <= 1; EO <= 0; end//芯⽚⼯作，但⽆编码输⼊35else begin dout <= 3'b111; GS <= 1; EO <= 1; end //消除锁存器（latch）36endmodule3738//EI = 0 表⽰允许编码，否则所有输出端被封锁在⾼电平（控制芯⽚⼯作）39//EO = 0 表⽰电路⼯作，但⽆编码输⼊（⽤于级联）40//GS = 0 表⽰电路⼯作，且有编码输⼊（判断输⼊端是否有输⼊）testbench：1 `timescale 1 ps/ 1 ps2module encoder_83_vlg_tst();3reg EI;4reg [7:0] din;5wire EO;6wire GS;7wire [2:0] dout;8 encoder_83 i1 (.EI(EI), .EO(EO), .GS(GS), .din(din), .dout(dout));9initial10begin11 EI = 1;12 din = 8'b11111111;13 #10 EI = 0;14 #10 din = 8'b01010101;15 #10 din = 8'b10101010;16 #10 din = 8'b11010101;17 #10 din = 8'b11101010;18 #10 din = 8'b11110101;19 #10 din = 8'b11111010;20 #10 din = 8'b11111101;21 #10 din = 8'b11111110;22 #10 din = 8'b11111111;23end24endmoduleView Codecase语句法1//8线-3线优先编码器设计（74LS148)2//3//EI | A7 A6 A5 A4 A3 A2 A1 A0 | Y2 Y1 Y0 GS EO4//0 | 0 x x x x x x x | 0 0 0 0 15//0 | 1 0 x x x x x x | 0 0 1 0 16//0 | 1 1 0 x x x x x | 0 1 0 0 17//0 | 1 1 1 0 x x x x | 0 1 1 0 18//0 | 1 1 1 1 0 x x x | 1 0 0 0 19//0 | 1 1 1 1 1 0 x x | 1 0 1 0 110//0 | 1 1 1 1 1 1 0 x | 1 1 0 0 111//0 | 1 1 1 1 1 1 1 0 | 1 1 1 0 112//0 | 1 1 1 1 1 1 1 1 | 1 1 1 1 013//1 | x x x x x x x x | 1 1 1 1 1141516module encoder_83_case (din, EI, GS, EO, dout);17input [7:0] din; //编码输⼊端data_in，低电平有效18input EI; //使能输⼊端EI（选通输⼊端），EI为 0 时芯⽚⼯作,即允许编码19output [2:0] dout; //编码输出端data_out20output GS; //⽚优先编码输出端，优先编码器⼯作⼯作状态标志GS，低电平有效21output EO; //使能输出端EO（选通输出端）22reg [2:0] dout;23reg GS, EO;24always @(din or EI)25if(EI)26begin dout <= 3'b111; GS <= 1; EO <= 1; end //所有输出端被锁存在⾼电平27else28casez (din) //建议⽤casez语句，casez把z/?匹配成任意。
优先编码器74ls148引脚图管脚图内部功能表在优先编码器电路中，允许同时输入两个以上编码信号。
不过在设计优先编码器时，已经将所有的输入信号按优先顺序排了队。
在同时存在两个或两个以上输入信号时，优先编码器只按优先级高的输入信号编码，优先级低的信号则不起作用。
74148是一个八线-三线优先级编码器。
如图所示的是八线-三线编码器74148的惯用符号及管脚图引脚图。
74148优先编码器为16脚的集成芯片，除电源脚VCC(16)和GND(8)外，其余输入、输出脚的作用和脚号如图中所标。
其中I0—I7为输入信号，A2,A1,A0为三位二进制编码输出信号，IE是使能输入端，OE 是使能输出端，GS为片优先编码输出端。
由74148真值表可列输出逻辑方程为：A2 = (I4+I5+I6+I7)IEA1 = (I2I4I5+I3I4I5+I6+7)·IEA0 = (I1I2I4I6+I3I4I6+I5I6+I7)·IE使能输出端OE的逻辑方程为：OE =I0·I1·I2·I3·I4·I5·67·IE当使能输入IE=1时，禁止编码、输出(反码)：A2,A1,A0为全1。
(如表5.1.2第一行所示。
)当使能输入IE=0时，允许编码，在I0～I7输入中，输入I7优先级最高，其余依次为：I6,I5,I4,I3,I2,I0，I0等级排列。
OE为使能输出端，它只在允许编码(IE=0)，而本片又没有编码输入时为0。
如表5.1.2中第二行所示)。
扩展片优先编码输出端GS的逻辑方程为：GS = (I0+I1+I2+I3+I4+I5+I6+I7)·IEGS为片优先编码输出端，它在允许编码(IE=0)，且有编码输入信号时为0(如表5.1.2中第三至第十行)；若允许编码而无编码输入信号时为1(如表5.1.2第二行)；在不允许编码(IE=1)时，它也为1(如表5.1.2第一行)。
74LS148优先编码器1．编码的概念下图是医院病房中常见的一种请求显示电路n个开关K1K2┈K n接至n张病床n个指示灯接至护士办公室病员可以通过按动开关呼叫护士（因疼痛或树叶即将结束等原因），某一开关一旦合上，相应的安装在护士办公室的指示灯亮，护士马上就会过来处理。
该电路的优点是简单、可靠，缺点是用线太多。
如某病区有200张病床，那就会有200根线接到护士办公室。
用编码的办法就可大大减少用线的根数。
下图是由四个与非门，15个开关组成的16-4线编码带电路。
如果加一个与非门可得到32-5线编码电路。
当15个开关全部断开时，四个与非门的输入为全为1，当仅有闭合时当仅有闭合时当仅有闭合时该电路的主要缺点是：任何时候只允许一个开关合上，才能得到正确的编码，如果两个或更多的开关合上，如和合上与单独合上时得到同一个0011的编码。
所以上图电路没有实用价值。
2．优先的概念例：某医院有、、、号病室四间，是重症监护病房需特别护理，其余依次为重点病房、普通护理病房和康复护理病房，设计一个优先请求显示电路，其优先级别依次为最高、次高、较低和最低。
在四个病房各安一个开关、、、，0表示有请求，1表示没有请求；在护士病房安四个指示灯，1表示灯亮，0表示灯暗。
当时（），亮（），其余三个灯暗，无论这三个病房有无请求。
当无请求时（），如果则才会亮，此时都不会亮列出真值表如下：该真值表只有五行，是一个简化的真值表，其实四变量真值表从0000到1111应该有16行。
表中第2行其实包含8行，这8行其余三个变量从000、001111即0000、00010111（这八行最小项之和为）从简化的真值表上我们直接写出读者可自行列出完整的真值表（16行）并写出的最简与或表达式，看与上述表达式是否一致。
实现上述逻辑功能的逻辑图如下：3. 74LS148优先编码器在优先编码器电路中，允许同时输入两个以上的编码信号。
不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。
昆明工业职业技术学院课程设计设计题目：8路智力竞赛抢答器的设计班级：10级计算机控制技术学生姓名：学号：指导教师：白文忠职称：讲师指导小组组长：教学班负责人：提交日期：2012年月日8路智力竞赛抢答器的设计摘要本设计主要介绍用数电知识设计八路抢答器。
优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出，并与主持人开关相连接，即构成了抢答器的主体电路。
经过布线、接线、调试等工作后数字抢答器成形。
借助较少的外围元件完成抢答的整个过程，设计制作了八路抢答器，设计编程简单，工作稳定可靠。
可供8人或8个代表队抢答，并用7段数码管显示首先抢答者的组别号码，有人抢答后自动闭锁其他各路输入，禁止其他人抢答，使其他组的开关失去作用，而显示最先按下抢答键的组别号。
只有当主持人按下复位按键才能再次抢答。
关键词：八路抢答器；定时；计时；编码；译码AbstractThis design mainly introduces several electrical design with knowledge of eight way responder.Priority encoder circuit, latch, decodercircuit will be teams of the input signal in the display output, and host switch connected, which constitute the main circuit of the responder.After wiring, wiring, commissioning work forming digital answering device.With fewer peripheral component finish vies to answer first the entire process, design of eight way responder, programming is simple, stable and reliable work.For 8 or 8 teams vies to answer first, and the 7 digital tube display first responder group number, automatic locking other people answer after each input, no other answer, the other group switch out of action, and show the first pressing the answer key category.Only when the host press the reset button to again vies to answer first.Key words：Eight way responder；Timing；Time；Code；Decoding目录一、设计内容及设计要求(一)基本功能(二)扩展功能二、设计及原理(一)设计框图(二)设计原理三、抢答器的基本原理及电路的设计方法(一)抢答电路的的设计(二)定时电路的设计(三)报警电路的设计(四)时序控制电路的设计(五)整机电路的设计四、主要器件及功能(一)8线-3线优先编码器74LS148(二)十进制可逆计数器74LS192(三)七段数码管译码器驱动器74LS48(四)锁存器74LS148(五)555定时器五、元器件列表六、设计体会一、设计任务及设计要求（一）基本功能1.设计一个智力抢答器，可同时供8名选手或8个代表队参加比赛，其编号分别是0、1、2、3、4、5、6、7，个用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。
