东南大学soc课件9 SoC各种接口模块(2学时)讲解共35页文档
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东南大学soc课件12-低功耗设计(3学时).
• 具体使用与门还是或门取决于寄存 器是由上升沿触发还是下降沿触发 。应用此结构的时钟门控单元时， 要注意使能信号要在时钟信号的非 触发沿变化，防止时钟信号的变化 在切换时被截断，或者产生毛刺
EN CLK
EN CLK
CLK EN Gated CLK
Gated-CLK Gated-CLK
19
• 非锁存器类型的时钟门控单 EN
• 且多电压域技术也是动态电压频率缩放（Dynamic Voltage and Frequency Scaling , DVFS）、静态电压缩放（Static Voltage Scaling, SVS）、自适应电压缩放（Adaptive Voltage Scaling, AVS）设计的基础。
22
• 电路采用多电压域技术会给设计带来一些的新的挑战：
7
• 栅极电流：随着工艺尺寸的不断减小，栅 氧化层的厚度不断减小，在栅极电压VGS 的作用下，直接从栅极通过栅氧化层流向 衬底的电流，即栅极电流，它产生的原因 主要有两个：一是栅氧化层两端PN结的隧 穿效应；二是热电子注入效应。
8
• 栅导漏电流：当器件栅漏之间的反偏电压 VGS很高时，会在栅漏间形成很强的电场 ，进而会在栅极靠近漏极的附近形成一个 高浓度的P型区域（对于NMOS管而言）， 同时会产生从漏极流向衬底的栅导漏电流 。
累加器
Clock Gating Circuit
RST_N
D
Q
CLR
D
Q
CLR
D
Q
CLR
COUNT0 COUNT1 COUNT2
18
• 常见的时钟门控单元分为两种，锁 存器类型（Latch-based）和非锁存 器类型（Latch-free）。非锁存器类 型只需要一个简单的与门（AND Gate）或者或门（OR Gate）
EN CLK
EN CLK
CLK EN Gated CLK
Gated-CLK Gated-CLK
19
• 非锁存器类型的时钟门控单 EN
• 且多电压域技术也是动态电压频率缩放（Dynamic Voltage and Frequency Scaling , DVFS）、静态电压缩放（Static Voltage Scaling, SVS）、自适应电压缩放（Adaptive Voltage Scaling, AVS）设计的基础。
22
• 电路采用多电压域技术会给设计带来一些的新的挑战：
7
• 栅极电流：随着工艺尺寸的不断减小，栅 氧化层的厚度不断减小，在栅极电压VGS 的作用下，直接从栅极通过栅氧化层流向 衬底的电流，即栅极电流，它产生的原因 主要有两个：一是栅氧化层两端PN结的隧 穿效应；二是热电子注入效应。
8
• 栅导漏电流：当器件栅漏之间的反偏电压 VGS很高时，会在栅漏间形成很强的电场 ，进而会在栅极靠近漏极的附近形成一个 高浓度的P型区域（对于NMOS管而言）， 同时会产生从漏极流向衬底的栅导漏电流 。
累加器
Clock Gating Circuit
RST_N
D
Q
CLR
D
Q
CLR
D
Q
CLR
COUNT0 COUNT1 COUNT2
18
• 常见的时钟门控单元分为两种，锁 存器类型（Latch-based）和非锁存 器类型（Latch-free）。非锁存器类 型只需要一个简单的与门（AND Gate）或者或门（OR Gate）
东南大学soc课件9 SoC各种接口模块(2学时)讲解
17
USB数据传输过程
• 主机控制器首先产生令牌包（ token packet），表明传输类型 、传输方向（传输方向由主机的观 点决定，输出传输表明数据由主机 发往设备，输入传输表明数据由设 备发往主机）、以及目标设备的终 端地址。 • 目标设备接收令牌包后，根据令牌 包指定的传输方向，返回数据或是 接收来及主机的数据。 • 数据传输完成后，握手包用于表明 传输完成情况。对于输出传输，响 应信号由设备产生；对于输入传输 ，响应信号由主机产生。
15
USB系统的级联星型拓扑结构
• • •
主机包含有主机控制器和根集线器（root hub），控制USB总线上的数据传输。USB系统只能有一个根集线 器，它连接在主机控制器上。主机有时也集成集线器，用于扩展主机的连接端口数量。 集线器是USB系统的特定组成，提供端口（Port）将功能设备连接到USB总线上，同时检测连接在总线上的 设备，并为这些设备提供电源管理，负责总线的故障检测和恢复。通过集线器，USB系统最多可以连接127 个功能设备。 功能设备通过端口与总线连接。集线器与功能设备可由主机通过USB总线提供能源，也可由自身提供能源（ 通过自身外部电源接口）。需要注意的是，主机通过USB总线提供电源存在电流限制。USB总线可以提供 5V电源供连接的外设使用。USB总线提供的电流较低，100mA到500mA之间，对于鼠标、U盘等外设是足 够的，对于需要大电流的外设来说，需要自身供电。
SPI和触摸屏的协同工作举例
中断 信号 G P I O 中断控 制器 A/D芯片中 断服务 中断 是 发数 据 触 摸 屏 电压 采集 A/D 芯片 S P I 否 挂起或 忽略
SEP4020
目录
• 低速通信接口控制器
– UART – SPI
SoC架构ppt课件
• 由于空前的高效集成性能，片上系统是替代集成电路的主要解决方案 。SoC 已经成为当前微电子芯片发展的必然趋势。
7
什么是SOC
CPU IP
总线
存储区域
IP
IP
IP
系统控制
IP
IP
IP
IP IP
IP
接口外设 IP
8
SoC整体架构
CPU
o BUS
外部存储器 控制器
EMI
系统控制模块
各种接口
9
CPU
20
指令集ISA要完成哪些工作？
• 以ARM为例
– 分支指令 – 数据处理指令
• 寄存器传送 • 算术运算 • 逻辑运算指令 • 比较指令 • 乘法指令
– 存储器访问指令
• Load/Store内存访问指令 • 批量Load/Store内存访问指令 • SWP操作指令
– SWI系统调用指令 – 状态寄存器访问指令
30
标量与超标量处理器
• 根据处理器的微架构设计，处理器可以分为标量（scalar）处理器与超标量（ superscalar）处理器。
• 超标量处理器是指在处理器内核中实现了指令级的并发处理。这种技术能够 在相同的CPU主频下实现更高的CPU吞吐率（throughput）。处理器的内核 中一般有多个执行单元（或称功能单元），如算术逻辑单元、位移单元、乘 法器等等。未实现超标量体系结构时，CPU在每个时钟周期仅执行单条指令 ，因此仅有一个执行单元在工作，其它执行单元空闲。超标量处理器在一个 时钟周期可以同时分派多条指令在不同的执行单元中被执行，这就实现了指 令级的并行。超标量体系结构可以视作MIMD（多指令多数据）。
11
SEP0718
7
什么是SOC
CPU IP
总线
存储区域
IP
IP
IP
系统控制
IP
IP
IP
IP IP
IP
接口外设 IP
8
SoC整体架构
CPU
o BUS
外部存储器 控制器
EMI
系统控制模块
各种接口
9
CPU
20
指令集ISA要完成哪些工作？
• 以ARM为例
– 分支指令 – 数据处理指令
• 寄存器传送 • 算术运算 • 逻辑运算指令 • 比较指令 • 乘法指令
– 存储器访问指令
• Load/Store内存访问指令 • 批量Load/Store内存访问指令 • SWP操作指令
– SWI系统调用指令 – 状态寄存器访问指令
30
标量与超标量处理器
• 根据处理器的微架构设计，处理器可以分为标量（scalar）处理器与超标量（ superscalar）处理器。
• 超标量处理器是指在处理器内核中实现了指令级的并发处理。这种技术能够 在相同的CPU主频下实现更高的CPU吞吐率（throughput）。处理器的内核 中一般有多个执行单元（或称功能单元），如算术逻辑单元、位移单元、乘 法器等等。未实现超标量体系结构时，CPU在每个时钟周期仅执行单条指令 ，因此仅有一个执行单元在工作，其它执行单元空闲。超标量处理器在一个 时钟周期可以同时分派多条指令在不同的执行单元中被执行，这就实现了指 令级的并行。超标量体系结构可以视作MIMD（多指令多数据）。
11
SEP0718
东南大学soc课件9 SoC各种接口模块(2学时)教材
USB工作原理
• USB技术和IP技术一样，都是基于分组传送方式的。 • 首先把数据分成若干块，然后在每块数据前面添上同步信号、包标识，
后面添上CRC校验，就形成了USB封包。 • 一个文件可能可能有多个封包。 • 全速USB总线把1毫秒作为一个时间帧，总线在一个帧内依次传送不同
文件的封包。因此从宏观上，就仿佛总线同时对不同的USB外设进行 数据传送。 • 根据信息包所实现的功能可分为3种类型：令牌包、数据包和握手包。 令牌包定义了数据传送的类型
• 与UART不同，SPI是同步协议接口，所有的传输参照一个 共同的时钟
• 主从方式接口，可以一带多 • 简单实用：A/D, D/A，时钟芯片，串行存储器等外设
ห้องสมุดไป่ตู้
MOSI MISO SCLK
I/O GND
SI SO CLK CS GND
8
SPI 控制器
• 作用：
– 在微控制器与外设之间进行并串转换的数据传输；其外 设传递方式：
工串行接口协议。时钟相位、极性有四种组合方式，时钟相位、极性 的选择决定了传输是否以第一个发送时钟作为开始，停止时钟是否保 持为高电平等问题。National Semiconductor Microwire 半双工的串 口协议。采用控制字串行传输，来协调MASTER设备与SLAVE设备 的控制信息。 • 时钟比特率（数据传输的串行比特率）动态控制，仅在串行MASTER 模式下进行的操作。
触 摸 屏
电压
采集
G
P
中断
I
信号
O
发数 据
A/D 芯片
中断控 制器
中断 是
A/D芯片中 断服务
否
挂起或 忽略
S P I
东南大学微机原理复习课(接口部分)..共61页
谢谢！Βιβλιοθήκη 东南大学微机原理复习课(接口部分)..
1、 舟 遥 遥 以 轻飏， 风飘飘 而吹衣 。 2、 秋 菊 有 佳 色，裛 露掇其 英。 3、 日 月 掷 人 去，有 志不获 骋。 4、 未 言 心 相 醉，不 再接杯 酒。 5、 黄 发 垂 髫 ，并怡 然自乐 。
61、奢侈是舒适的，否则就不是奢侈 。——CocoCha nel 62、少而好学，如日出之阳；壮而好学 ，如日 中之光 ；志而 好学， 如炳烛 之光。 ——刘 向 63、三军可夺帅也，匹夫不可夺志也。 ——孔 丘 64、人生就是学校。在那里，与其说好 的教师 是幸福 ，不如 说好的 教师是 不幸。 ——海 贝尔 65、接受挑战，就可以享受胜利的喜悦 。——杰纳勒 尔·乔治·S·巴顿
东南大学soc课件6 AMBA总线(6学时)共109页文档
低电平有效
HADDR[31:0]
32位系统地址总线
片上总线的标准
定义了三种总线
AHB (Advanced High-performance Bus) ASB (Advanced System Bus) APB (Advanced Peripheral Bus)
5
cnasic
AMBA发展历史
AMBA 1.0
ASB 和 APB
AMBA 2.0
AHB, ASB 和 APB
AHB组成部分
AHB 主设备（master）
初始化一次读/写操作 某一时刻只允许一个主设备使用总线
uP、DMA、DSP、LCDC …
AHB从设备（slave）
响应一次读/写操作 通过地址映射来选择使用哪一个从设备
外部存储器控制器EMI、APB bridge、UART、 …
AHB仲裁器（arbiter）
允许某一个主设备控制总线
在AMBA协议中没有定义仲裁算法
AHB译码器（decoder）
通过地址译码来决定选择哪一个从设备
11
cnasic
APB组成部分
AHB2APB Bridge
可以锁存所有的地址、数据和控制信号 进行二级译码来产生APB从设备选择信号
APB总线上的所有其他模块都是APB从设 备
不是流水线方式 接口是零功耗
12
cnasic
AMBA协议其他有关问题
与工艺无关 没有定义电气特性 仅在时钟周期级定义时序
提取时序参数依赖于所采用的工艺和工作频率
13
cnasic
例：DMA
14
cnasic
例：DMA
Step0：CPU检查 DMA的状态以确认是 否可用
HADDR[31:0]
32位系统地址总线
片上总线的标准
定义了三种总线
AHB (Advanced High-performance Bus) ASB (Advanced System Bus) APB (Advanced Peripheral Bus)
5
cnasic
AMBA发展历史
AMBA 1.0
ASB 和 APB
AMBA 2.0
AHB, ASB 和 APB
AHB组成部分
AHB 主设备（master）
初始化一次读/写操作 某一时刻只允许一个主设备使用总线
uP、DMA、DSP、LCDC …
AHB从设备（slave）
响应一次读/写操作 通过地址映射来选择使用哪一个从设备
外部存储器控制器EMI、APB bridge、UART、 …
AHB仲裁器（arbiter）
允许某一个主设备控制总线
在AMBA协议中没有定义仲裁算法
AHB译码器（decoder）
通过地址译码来决定选择哪一个从设备
11
cnasic
APB组成部分
AHB2APB Bridge
可以锁存所有的地址、数据和控制信号 进行二级译码来产生APB从设备选择信号
APB总线上的所有其他模块都是APB从设 备
不是流水线方式 接口是零功耗
12
cnasic
AMBA协议其他有关问题
与工艺无关 没有定义电气特性 仅在时钟周期级定义时序
提取时序参数依赖于所采用的工艺和工作频率
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cnasic
例：DMA
14
cnasic
例：DMA
Step0：CPU检查 DMA的状态以确认是 否可用
soc单片机原理及应用
soc单片机原理及应用单片机（SOC 单片机）原理及应用：1. 定义：SOC（System-on-Chip）单片机是一种集成了处理器核、存储器、外设接口、通信接口等多个功能模块的集成电路。
2. 架构：SOC单片机的架构包括处理器核（可能是ARM、MIPS等）、存储器单元（闪存、RAM等）、外设接口（GPIO、UART、SPI、I2C等）、通信接口（Ethernet、USB等）等。
3. 主要特点：集成度高：多个功能模块集成在一个芯片上，减小了电路板的尺寸和功耗。
灵活性：可通过编程改变功能，适用于多种应用领域。
低功耗：优化设计使得SOC单片机在功耗方面表现良好。
4. 应用领域：嵌入式系统：SOC单片机广泛应用于嵌入式系统，如智能家居、医疗设备、工业自动化等。
物联网（IoT）：SOC单片机是连接和控制物联网设备的关键组件。
消费电子：用于制造智能手机、智能电视、数码相机等设备。
汽车电子：SOC单片机在汽车中控制系统、驾驶辅助系统等方面发挥着重要作用。
5. SOC单片机的开发：使用集成开发环境（IDE）如Keil、IAR等进行软件开发。
利用硬件描述语言（HDL）如Verilog、VHDL进行硬件开发。
调试和仿真工具用于验证设计的正确性。
6. 主要厂商：ARM、Microchip、STMicroelectronics、NXP等公司提供了多款SOC 单片机产品。
7. 发展趋势：随着技术的发展，SOC单片机在性能、功耗、集成度等方面不断提升，更好地满足不同应用领域的需求。
8. 挑战和考虑因素：安全性：在连接到网络的设备中，对安全性的需求越来越高。
实时性：某些应用对实时性要求极高，需要SOC单片机具备快速响应的能力。
总体而言，SOC单片机作为嵌入式系统的核心，不断演进以适应各种应用需求，是现代电子系统中的重要组成部分。
SOC单片机原理及应用ppt课件第4章_C8051F单片机的片内功能部件 共217页
T＝(216－a)μs 或 T自动重装初值
17
（3）工作方式2
适用于需要重复定时或计数的场合。 定时精度比较高，但定时时间较短。 定时时间可用下式计算：
18
（4）工作方式3
只适用于T0，若T1设置为方式3，则停止计数。
借用T1的资源
两个独立8位计数器 19
例4.1 若fOSC=12MHz，请分别计算T0M=0和T0M=1两种情况 下，定时2ms所需的初值，并给出T0的初始化程序。 解： T0M=0 时：
∵ fOSC= 12MHz，方式2、3的最大定时时间只有0.256ms， 因此要想获得2ms的定时时间，必须用方式0或方式1。
•方式0 TC=213－2ms/1us=6192=1830H=0001100000110000B 即：TH0=0C1H；TL0=10H（高三位为0）
Do {} while(!TF1); //查询等待TF1置位，
表4-2 定时器T0、T1的工作方式
M1 M0 工作方式
功能说明
0
0
0
13位定时器／计数器
0
1
1
0
1
1
1
16位定时器／计数器
2
自动重装初值的8位定时器／计数 器
3
仅适用于T0，分为两个独立的8位 计数器，T1停止计数
13
（1）工作方式0
时基选择
定时/计数模式选择
13位计 数器
启/停控制
GATE0=0时：TR0=1
25
6．T0和T1的应用举例
例4.2 若fOSC=12MHz，T1工作于方式1，产生50ms的定时 中断，TF1为高级中断源。试编写主程序和中断服务程序，使
P1.0产生周期为1s的方波。
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（3）工作方式2
适用于需要重复定时或计数的场合。 定时精度比较高，但定时时间较短。 定时时间可用下式计算：
18
（4）工作方式3
只适用于T0，若T1设置为方式3，则停止计数。
借用T1的资源
两个独立8位计数器 19
例4.1 若fOSC=12MHz，请分别计算T0M=0和T0M=1两种情况 下，定时2ms所需的初值，并给出T0的初始化程序。 解： T0M=0 时：
∵ fOSC= 12MHz，方式2、3的最大定时时间只有0.256ms， 因此要想获得2ms的定时时间，必须用方式0或方式1。
•方式0 TC=213－2ms/1us=6192=1830H=0001100000110000B 即：TH0=0C1H；TL0=10H（高三位为0）
Do {} while(!TF1); //查询等待TF1置位，
表4-2 定时器T0、T1的工作方式
M1 M0 工作方式
功能说明
0
0
0
13位定时器／计数器
0
1
1
0
1
1
1
16位定时器／计数器
2
自动重装初值的8位定时器／计数 器
3
仅适用于T0，分为两个独立的8位 计数器，T1停止计数
13
（1）工作方式0
时基选择
定时/计数模式选择
13位计 数器
启/停控制
GATE0=0时：TR0=1
25
6．T0和T1的应用举例
例4.2 若fOSC=12MHz，T1工作于方式1，产生50ms的定时 中断，TF1为高级中断源。试编写主程序和中断服务程序，使
P1.0产生周期为1s的方波。
第六讲MC9S12单片机IO接口和功能模块ppt课件
设置方向寄存器（DDRx）为输入（0X00） 随时读取I/O口的数据寄存器（PORTx）
I/O口作为输出使用
设置方向寄存器（DDRx）为输出（0XFF） 设置驱动能力寄存器（非必须） 拉电阻选择（非必须） 随时写入I/O口数据寄存器（PORTx）
1、通用I/O接口
例二
使用PORTJ中断口功能的例子，本例的原理是： 设置A口为输出口，PTA的第6脚跟PTJ的第6脚 硬件相连，PTB输出，用来控制8个LED灯， PTJ开中断，并且设置为上升沿触发。首先PTA 初始化为0，PTB为0xFF，此时等灭。在大循环 冲设置PTA第6位为高电平，产生中断，灯低4 个亮，高4个不亮。使用单步运行查看效果。
无符号的转换结果； 转换完毕可产生中断； 使用PAD7外部触发控制。
9S12的A/D模块外部引脚
VRH（60）、VRL（61）：A/D 转换模块的参考 高电压和参考低电压。实验板上，VRH和VRL分 别接VCC和GND。
VDDA（59）、VSSA（62）：A/D 模块提供电源。 实验板上，VDDA接到VCC，VSSA接到GND。
通道0、1、4、5可选CLOCKA或CLOCKSA； 通道2、3、6、7可选CLOCKB或CLOCKSB。
9S12 PWM模块的计数器
每个通道的计时器都有一个8 位计数器、一 个8位周期寄存器和一个8 位占空比寄存器。 输出波形的周期受周期寄存器的控制，当
计数器的计数值等于周期寄存器的值时， PWM波周期结束。PWM的波形还跟占空比 寄存器、输出极性和对齐方式有关。
控制寄存器2—ATDCTL2
ADPU：A/D模块的电源管理。1=正常模式，0=低功耗 模式。
AFFC：标志位快速清零。1=对转换结果寄存器访问会 自动清除标志位，0=正常模式，访问结果寄存器前读状 态寄存器1可以清楚转换完成标志CCF。
I/O口作为输出使用
设置方向寄存器（DDRx）为输出（0XFF） 设置驱动能力寄存器（非必须） 拉电阻选择（非必须） 随时写入I/O口数据寄存器（PORTx）
1、通用I/O接口
例二
使用PORTJ中断口功能的例子，本例的原理是： 设置A口为输出口，PTA的第6脚跟PTJ的第6脚 硬件相连，PTB输出，用来控制8个LED灯， PTJ开中断，并且设置为上升沿触发。首先PTA 初始化为0，PTB为0xFF，此时等灭。在大循环 冲设置PTA第6位为高电平，产生中断，灯低4 个亮，高4个不亮。使用单步运行查看效果。
无符号的转换结果； 转换完毕可产生中断； 使用PAD7外部触发控制。
9S12的A/D模块外部引脚
VRH（60）、VRL（61）：A/D 转换模块的参考 高电压和参考低电压。实验板上，VRH和VRL分 别接VCC和GND。
VDDA（59）、VSSA（62）：A/D 模块提供电源。 实验板上，VDDA接到VCC，VSSA接到GND。
通道0、1、4、5可选CLOCKA或CLOCKSA； 通道2、3、6、7可选CLOCKB或CLOCKSB。
9S12 PWM模块的计数器
每个通道的计时器都有一个8 位计数器、一 个8位周期寄存器和一个8 位占空比寄存器。 输出波形的周期受周期寄存器的控制，当
计数器的计数值等于周期寄存器的值时， PWM波周期结束。PWM的波形还跟占空比 寄存器、输出极性和对齐方式有关。
控制寄存器2—ATDCTL2
ADPU：A/D模块的电源管理。1=正常模式，0=低功耗 模式。
AFFC：标志位快速清零。1=对转换结果寄存器访问会 自动清除标志位，0=正常模式，访问结果寄存器前读状 态寄存器1可以清楚转换完成标志CCF。
《SoC设计》PPT课件
output
rd_en_s2f;
wire
rd_en_s2f;
reg
rd_en_s2f1, rd_en_s2f2, rd_en_s2f3
always @ (posedge clk_fst or negedge reset_b)
if (!reset_b)
{rd_en_s2f3,rd_en_s2f2,rd_en_s2f1} <= 3'b111;
同步电路的定义
• 同步电路，即电路中的所有受时钟控制的单元，如
触发器（Flip Flop）或寄存器（Register）， 全部由一个统一的全局时钟控制
同步电路的时序收敛
触发器的建立时间和保持时间
同步电路设计的优点
• 在同步设计中，EDA工具可以保证电路系统的时序
收敛，有效避免了电路设计中竞争冒险现象
default:
rd_en_s2f <= 1'b0;
endcase
慢时钟同步快时钟域下的异步控制信号
慢时钟同步快时钟信号示意图
解决办法——握手机制实现方法一
解决办法——握手机制实现方法一
module adapt_gen (
aclk,
//快时钟
reset_b,
//系统复位信号
adat,
//原始控制信号
• 由于触发器只有在时钟边缘才改变取值，很大限度
地减少了整个电路受毛刺和噪声影响的可能
同步电路设计的缺点
• 时钟偏斜（Clock Skew） • 时钟树综合，需要加入大量的延迟单元，使得电路
的面积和功耗大大增加
• 时钟抖动（Clock Jitter）
时钟偏斜
内容大纲
• 同步电路设计 • 全异步电路设计 • 异步信号与同步电路交互的问题及其解决方法 • SoC设计中的时钟规划策略