第3章 Verilog HDL语法基础

第三章 Verilog HDL的基本语法前言Verilog HDL是一种用于数字逻辑电路设计的语言。

用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。

Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。

这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。

Verilog模型可以是实际电路的不同级别的抽象。

这些抽象的级别和它们对应的模型类型共有以下五种：∙系统级(system):用高级语言结构实现设计模块的外部性能的模型。

∙算法级(algorithm):用高级语言结构实现设计算法的模型。

∙RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。

∙门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。

∙开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。

其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。

利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。

这种行为描述语言具有以下功能：∙可描述顺序执行或并行执行的程序结构。

∙用延迟表达式或事件表达式来明确地控制过程的启动时间。

∙通过命名的事件来触发其它过程里的激活行为或停止行为。

∙提供了条件、if-else、case、循环程序结构。

∙提供了可带参数且非零延续时间的任务(task)程序结构。

单元，每个单元为8位 reg [32:1] memory2[1:512]; //存储器为
512个单元，每个单元为32位
3.3 Verilog HDL的运算符
算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符
1.算术运算符
算术运算符包括： + （加法运算符或正值运算符，如x+y，+8） - （减法运算符或负值运算符，如x-y，-90） * （乘法运算符，如x*y） / （除法运算符，如x/y） % （取模运算符，如x % y）
1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。
2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变
量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。出始终根据输入的变化而 更新其值的变量,它一般指的是硬件电路中的各种物理 连接.
例:网络型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a
&L

VerilogHDL语法基础⼀个复杂电路的完整Verilog HDL模型是由若个Verilog HDL 模块构成的，每⼀个模块⼜可以由若⼲个⼦模块构成。

利⽤Verilog HDL语⾔结构所提供的这种功能就可以构造⼀个模块间的清晰层次结构来描述极其复杂的⼤型设计。

每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进⾏层次嵌套的。

每个模块⾸先要进⾏端⼝定义．并说明输⼊(input)和输出(output)，然后对模块的功能进⾏逻辑描述。

Verilog HDL程序的书写格式⾃由，⼀⾏可以写⼏个语句，⼀个语句也可以分多⾏写。

除了endmodule语句外，每个语句的最后必须有分号。

⼀个模块是由两部分组成的，⼀部分描述接⼝；另⼀部分描述逻辑功能，即定义输⼊是如何影响输出的。

模块(block)的组成Verilog HDL结构完全嵌在module和endmodule声明语句之间，每个Verilog程序包括4个主要部分：端⼝定义，I／O说明，信号类型声明和功能描述。

module<模块名>(<端⼝列表>)；端⼝说明(input,output,inout)参数定义(可选)数据类型定义连续赋值语句(assign)过程块(initial 和 always)⾏为描述语句低层模块实例任务和函数延时说明块endmodule模块声明模块声明包括模块名和端⼝列表。

其格式如下：module 模块名（端⼝１，端⼝２，端⼝３，…）；模块结束的标志为关键字：endmodule。

端⼝定义input(输⼊端⼝),output(输出端⼝)和inout(双向端⼝)。

格式如下：input 端⼝名1，端⼝名2，………,端⼝名N; //输⼊端⼝output 端⼝名1，端⼝名2，………,端⼝名N; //输出端⼝inout 端⼝名1，端⼝名2，………,端⼝名N; //输⼊输出端⼝也可以写在端⼝声明语句⾥,其格式如下(为了代码的可读性，⼀般不这么写)：module module_name(input port1,input port2,…output port1,output port2… );信号类型说明信号可以分为端⼝信号和内部信号；1. 所有信号都必须进⾏数据类型的定义，如寄存器类型（reg等）,连线类型（wire等）；2. 如果信号没有定义数据类型，则综合器将其默认为wire型；3. 端⼝的位宽最好定义在端⼝定义中,不要放在数据类型定义中；4. 不能将input和inout类型声明为reg型；模块的端⼝表⽰的是模块的输⼊和输出⼝名，也就是说，它与别的模块联系端⼝的标识。

⑤ 可以用/*……*/或//……对Verilog HDL程序的任 何部分作注释。
一个完整的源程序都应当加上需要的注释， 以加强程序的可读性。
2.2 Verilog HDL的语法
2.2.1 空白符和注释
Verilog HDL的空白符包括空格、tab符号、换行 和换页。
空白符如果不是出现在字符串中，编译源程序 时将被忽略。
8. 条件操作符(Conditional operators)
条件操作符为：？：
条件操作符的操作数有3个，其使用格式为
操作数 = 条件 ？ 表达式1：表达式2；
即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达 式2。
9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式： ｛操作数1的某些位，操作数2的某些位，…，操作数n 的某些位｝；
位运算操作符包括：~（按位取反）、&（按位与）、 |（按位或）、^（按位异或）、^~或~^（按位同或）。
在进行位运算时，当两个操作数的位宽不同时， 计算机会自动将两个操作数按右端对齐，位数少的操 作数会在高位用0补齐。
4. 关系操作符（Pelational operators）
关系操作符有：
<（小于）、<=（小于等于）、>（大于）、>=（大 于等于）。
② 每个模块首先要进行端口定义，并说明输入 （input）、输出（output）或双向（inouts），然 后对模块的功能进行逻辑描述。
③ Verilog HDL程序的书写格式自由，一行可以一 条或多条语句，一条语句也可以分为多行写。
④ 除了endmodule语句外，每条语句后必须要有 分号“；”。