数字逻辑课程设计报告- 数字式竞赛抢答器的设计

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一. 设计题目

数字式竞赛抢答

内容与要求:设计制作一个可容纳八组参赛的数字式抢答器,每组抢答按钮供抢答时使用,且电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后,若参赛者按抢答开关,则该组指示灯亮并用组别显示电路显示出抢答者的组别,同时电路应具有自锁功能,使别的抢答开关不起作用。还要设置计分(含加分与扣分)电路。对提前抢答和超时抢答的组别鸣喇叭示警,并由组别电路显示出犯规组别。

二. 设计方式和要求

1 在电脑上应用虚拟电子工作台(EWB)进行设计,调试,仿真;

2 要求有课题综述,电路设计框,逻辑电路计算图,可在EWB模拟运行通过;

3 每人独立完成课程设计。

4每个人都要进行电脑演示课程设计答辩,时间约为5~10分钟;

5答辩后课程设计报告。

三 .所用器件

4516(二进制向上向下计算器)8个

76116(锁存器)1个

74148(8-3优先编码器)1个

74138(3-8译码器)1个

显示译码器,开关,电源若干,逻辑门若干,方波发生器,蜂鸣器等

四 .抢答器方框图

五. 器件功能及电路分析

1 74148(8-3优先编码器)

分析:当第7个管脚为0时第6个时为1,5为2,4为3,2为5,1为6,0为7,全为1时为8(又由于8二进制应为1000,与A3=GS,并且第7个管脚作用) 锁存器 优先器 报警电路 主持人开关 加减分开关 译码器 显示器

结论:实现8个开关转换成2进制数,电路图如下:

2 76116(锁存器)

输入 输出

CR Lea + leb D0 D1 D2 D3 Q0 Q1 Q2 Q3

0 X X X X X 0 0 0 0 清0

1 0 d0 d1 d2 d3 d0 d1 d2 d3 迭数 输入 输出

0 1 2 3 4 5 6 7 A2 A1 A0 GS

x x x x x x x 0 0 0 0 0

x x x x x x 0 1 0 0 1 0

x x x x x 0 1 1 0 1 0 0

x x x x 0 1 1 1 0 1 1 0

x x x 0 1 1 1 1 1 0 0 0

x x 0 1 1 1 1 1 1 0 1 0

x 0 1 1 1 1 1 1 1 1 0 0

0 1 1 1 1 1 1 1 1 1 1 0

1 1 1 1 1 1 1 1 1 1 1 1 1 1 x x x x 保持

分析:LEA+LEB有1个为1即为1,故接74148的GS(开始GS为1,第1个信号为0,故加非门,使原来为0后工作时为1,达到锁存器目的。

结论:实现锁存功能(第1组有效,第2组以及后面的组别均无效) 输入 输出

C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

0 0 0 0 1 1 1 1 1 1 1

0 0 1 1 0 1 1 1 1 1 1

0 1 0 1 1 0 1 1 1 1 1

0 1 1 1 1 1 0 1 1 1 1

1 0 0 1 1 1 1 0 1 1 1

1 0 1 1 1 1 1 1 0 1 1

1 1 0 1 1 1 1 1 1 0 1

1 1 1 1 1 1 1 1 1 1 0 3 3-8译码器

4 4516(2进制加减器)

功能简述:当CE为0时正常工作,CE为1时不工作,与74138联立,实现加减器功能,CP为上升沿时加1(在UP/DN=1时)CP为上升沿时减1(在UP/DN=0时)UP/DN由加分减分控制开关决定,下面如图所示:

下面为蜂鸣器

分析:当OA端有高电平时,蜂鸣器响(提前抢答时)超时时由方波信号发生器发生T=1/F(F=0.2HZ)为5S的脉冲,使达到延时效果。

下面为完整电路图:

OA