数字式竞赛抢答器数电课程设计

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摘要

数字式竞赛抢答器是有抢答、提前抢答警报、倒计时、数码管显示等组成。抢答的部分需要的时序频率高，整个系统需要一个时序提供，中间需要很多的逻辑门电路，还需要555定时器提供时序。

根据抢答器的功能，分成几部分进行模块化设计，更加容易调试和设计。有抢答模块、时序模块、显示模块、倒计时模块。在抢答的模块需要考虑竞争关系，还要有锁存抢答的组别，555定时器模块要搭配好电阻和电容，因为他们的比值决定了周期。在设计电路时，首先是软件模拟mutisim并在软件上进行优化，以达到线路交叉最少，最后买零器件进行焊接工作，焊接完成后进行试验测试和修改。这个抢答器还可以扩展其他高级功能。

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目录

 分析问题………………………………………………….. 3

 查阅资料………………………………………………….. 4

 模块设计………………………………………………….. 9

 组合优化………………………………………………….. 12

 软件模拟………………………………………………….. 12

 器件选择………………………………………………….. 13

 电路焊接………………………………………………….. 13

 实验调试………………………………………………….. 15

 实验总结………………………………………………….. 16

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分析问题：

我们共同协商最终选择了抢答器方案。根据抢答器的要求：

1） 设计制作一个可容纳四组参赛的数字式抢答器，每组设置一个抢答按钮供抢答时使用且

电路具有第一抢答信号的鉴别和锁存功能。

2）在主持人将系统复位并发出抢答指令后，用数码管显示倒计时和第一抢答组别且该组别对应指示灯亮，同时电路的自锁功能使别的抢答开关不起作用。

3）对提前抢答和超时作答的组别鸣喇叭示警，并由组别电路显示出犯规组别。

扩展要求：设置对应的计分（含加分与扣分）电路。

首先是要有抢答功能，这里用非锁死的按键进行抢答，还涉及到了优先编码器，抢答之后要把抢到的组号锁存，这就用到了锁存器，然后通过led灯显示抢答到的组。回答问题需要倒计时，用计数器设计倒计时，然后通过数码管显示。这里需要时钟信号，选用555定时器产生方波信号为整个系统提供时序。用蜂鸣器提示提前抢答和超时发言，并用数码管显示组别。中间还需要大量的逻辑的运算，这里就一一的罗列，因为比较繁琐。这就是大致的方案，接下来就是查资料，实现每个模块。

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查阅资料

查相关的芯片资料，方便后面的设计：

 74148：

首先是在优先编码器电路中，允许同时输入两个以上编码信号。不过在设计优先编码器时，已经将所有的输入信号按优先顺序排了队。在同时存在两个或两个以上输入信号时，优先编码器只按优先级高的输入信号编码，优先级低的信号则不起作用。74148是一个八线-三线优先级编码器。

74148优先编码器为16脚的集成芯片，除电源脚 VCC(16)和GND(8)外，其余输入、输出脚的作用和脚号如图中所标。其中 I 0— I 7为输入信号， A2,A1,A0为三位二进制编码输出信号， EI是使能输入端， EO使能输出端， G S为片优先编码输出端。

由74148真值表可列输出逻辑方程为：

A2 =(I4+I5+I6+I7)EI

A1 = (I2I4I5+I3I4I5+I6+7)· EI

A0 = (I1I2I4I6+I3I4I6+I5I6+I7)· EI

当使能输入 IE=1时，所有输出端群被封锁在高电平。

当使能输入IE=0时，允许编码，在I0～I7输入中，输入 I7优先级最高，其余依次为： I6,I5,I4,I3,I2,I1，I0等级排列。

使能输出端EO的逻辑方程为： 5 / 16

EO =I0· I1· I2· I3· I4· I5· 67· EI，

此逻辑表达式表明当所有的编码输入端都是高电平（即没有编码输入），且EI=0时，EO才为零；

表明EO的低电平输出信号表示“电路工作，但无编码输入。

扩展片优先编码输出端 G S的逻辑方程为： GS = (I0+I1+I2+I3+I4+I5+I6+I7)· EI

此时表明只要任何一个编码输入段有低电平信号输入，且EI=0,GS即为低电平。

GS的低电平输出信号表示“电路工作，而且有编码输入。”（GS=0）[1]

74LS48芯片是一种常用的七段数码管译码器驱动器，常用在各种数字电路和单片机系统的显示系统中，下面我就给大家介绍一下这个元件的一些参数与应用技术等资料。

 74ls48

74LS48除了有实现7段显示译码器基本功能的输入（DCBA）和输出（Ya～Yg）端外，7448还引入了灯测试输入端（LT）和动态灭零输入端（RBI），以及既有输入功能又有输出功能的消隐输入/动态灭零输出（BI/RBO）端。

由7448真值表可获知7448所具有的逻辑功能：

（1）7段译码功能（LT=1，RBI=1）

在灯测试输入端（LT）和动态灭零输入端（RBI）都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平，见表1中1～16行。

（2）消隐功能（BI=0）

此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT 和 6 / 16

RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。

（3）灯测试功能（LT = 0）

此时BI/RBO端作为输出端， 端输入低电平信号时，表1最后一行，与 及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。

（4）动态灭零功能（LT=1，RBI=1）

此时BI/RBO端也作为输出端，LT 端输入高电平信号，RBI 端输入低电平信号，若此时DCBA = 0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA≠0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。

74ls190:

190 的预置是异步的。当置入控制端（ LD ）为低电平时，

不管时钟CP 的状态如何，输出端（Q0～Q3）即可预置成与数

据输入端（D0～D3）相一致的状态。

190 的计数是同步的，靠CP 加在4 个触发器上而实现。当

计数控制端（CT ）为低电平时，在CP 上升沿作用下Q0～Q3

同时变化，从而消除了异步计数器中出现的计数尖峰。当计数

方式控制（U /D）为低电平时进行加计数，当计数方式控制

（U /D）为高电平时进行减计数。只有在CP 为高电平时CT 和 7 / 16

U /D 才可以跳变

190 有超前进位功能。当计数溢出时，进位/错位输出端

（CO/BO）输出一个低电平脉冲，其宽度为CP 脉冲周期的高

电平脉冲；行波时钟输出端（ RC ）输出一个宽度等于CP 低电

平部分的低电平脉冲。

利用 RC 端，可级联成N 位同步计数器。当采用并行CP

控制时，则将RC 接到后一级CT ；当采用并行CT 控制时，

则将RC 接到后一级CP。

引出端符号

CO/BO 进位输出/错位输出端

CP 时钟输入端（上升沿有效）

CT 计数控制端（低电平有效）

D0～D3 并行数据输入端

LD 异步并行置入控制端（低电平有效）

Q0～Q3 输出端

RC 行波时钟输出端（低电平有效）

U /D 加/减计数方式控制端 8 / 16

74LS273：

D1～D8为数据输入口；

Q1～Q8为数据输出口

CLK为触发时钟；

CLR为数据清除端。

74HC244：

八同相三态缓冲器/线驱动器

74HC244芯片的功能

如果输入的数据可以保持比较长的时间(比如键盘)，简单输入接口扩展通常使用的典型芯片为74HC244，由该芯片可构成三态数据缓冲器。74HC244芯片的引脚排列如图1所示。

由于AT的51系列单片机一般用并口进行编程，理论上可以直接用单片机的几根I/O口接并口线，但如果电路板没做好，可能会连带把计算机并口烧坏，所以要加个74HC244芯片隔离一下。

74HC244芯片的引脚

74HC244芯片使用说明

74HC244芯片内部共有两个四位三态缓冲器，使用时可分别以1G和2G作为它们的选通工作信号。

当1G和2G都为低电平时，输出端Y和输入端A状态相同；当1G和2G都为高电 9 / 16

平时，输出呈高阻态。

74HC244芯片内部共有两个四位三态缓冲器，使用时可分别以1G和2G作为它们的选通工作信号。当1G和2G都为低电平时，输出端Y和输入端A状态相同；当1G和2G都为高电平时，输出呈高阻态。

 模块设计

抢答模块：

首先是用非锁死按键作为输入，通过接上拉电阻。当有按键按下时，电位被拉低，抢答的信号输入74hc148进行有限编码，这里就有了抢答的作用，每次只有一个输入的效果，再把结果通过74ls273进行锁存。以防止后面按键操作的影响。再把273的输出信号进行译码输出到数码管显示组别和用led灯进行提示。输出信号和倒计时信号有一个比较的关系，如果提前抢答蜂鸣器会提示相关的led灯也会提示组别。