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verilog数字钟设计FPGA

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一、课程设计目标1. 熟悉并掌握verilog 硬件描述语言；是总模块：moduleclock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao _signal,nao_signal);input clk;//50MHzinput reset,MODE,Alarm_ctr,BT2,H12_24;//复位键，模式选择按钮，闹钟开关档，调节按钮，12—24小时切换档 output [7:0]DMH,DML,DHH,DHL; //4个数码管显示输入信号output dian,bao_signal,nao_signal; //时分间隔点，报时信号,闹钟信号output [3:0]DSH,DSL; //秒钟输出信号wire [3:0] SH,SL,MH,ML,HH,HL;wire [3:0] LED_mode;wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24;wire [3:0] set_HH,set_HL,set_MH,set_ML;wire _1HZ,_10ms,_250ms,_500ms;wire Keydone1;wire Keydone2;wire co1,co11,co111,co2,co22,co222,set_co2;wire [3:0]mode_flag;assign dian=1'b0;devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); //分频，得到4种不同频率的时钟信号key_press u2(_10ms,MODE,Keydone1); //模式档按钮去抖动key_press u20(_10ms,BT2,Keydone2); //调节按钮去除抖动mode u3(Keydone1,mode_flag); //通过模式按钮产生不同模式second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时minute u5(co11,reset,MH24,ML24,co2); //分计时hour u6(co22,reset,HH24,HL24); //小时计时SEG7_LUT u7(DML,ML); //4个数码管显示SEG7_LUT u8(DMH,MH);SEG7_LUT u9(DHL,HL);SEG7_LUT u10(DHH,HH);display_LED u11(DSL,SL); //LED灯显示秒或模式灯display_LED u12(DSH,SH);mode_chooseu13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,co222); //选择模式进行不同操作hour12_24 u14(HH24,HL24,HH12,HL12); //12--24小时切换boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); //整点报时set_naozhong u16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); //设置闹钟时间Naozhongu17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_s ignal); //任意闹钟响应LUT_modeu18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,se t_ML,MH,ML,HH,HL);//通过模式选择数码管显示LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式选择LED灯显示Endmodule分频模块：分频模块的作用主要是要获得各种频率的时钟信号。

输入信号为50MHZ的信号，要想获得1HZ的信号作为秒脉冲计时，则要对50MHZ信号分频。

通过计数的方式，当计数从0开始到24 999999时，1HZ信号取反一次，计数又从0开始，如此循环，就可以得到1HZ 脉冲信号。

对于其他信号也是如此，只是计数值不一样，得到的分频信号不同。

module devide_f(_1HZ,_10ms,_250ms,_500ms,nCR,_50MHZ);input _50MHZ,nCR;output _1HZ,_10ms,_250ms,_500ms;reg _1HZ,_10ms,_250ms,_500ms;reg[31:0]Q1,Q2,Q3,Q4;always@(posedge _50MHZ or negedge nCR)beginif(~nCR)beginQ1<=32'd0;Q2<=32'd0;Q3<=32'd0;Q4<=32'd0;endbeginQ1<=32'd0;_1HZ=~_1HZ;endelse if(Q2>=32'd249999) beginQ2<=32'd0;_10ms=~_10ms;endelse if(Q4>=32'd6299999) beginQ4<=32'd0;_250ms=~_250ms;endbeginQ3<=32'd0;_500ms=~_500ms;endelse beginQ1<=Q1+1'd1;Q2<=Q2+1'd1;Q3<=Q3+1'd1;Q4<=Q4+1'd1;endendendmodule计时模块：秒计数：在1HZ脉冲下进行秒计时，当计时达到59秒后，在下一个脉冲来临变0，并发出一个脉冲信号，可供下面分钟计数作为输入脉冲信号计时。

分钟计数：在输入脉冲下，分钟开始计时，当计时达到59后，在下一个脉冲来临变0，并发出一个脉冲，供小时计数的输入脉冲新号。

小时计数：脉冲信号来临时，计数加1，达到23后在下一个脉冲的作用下清零，从新计时。

如果有复位信号，则时分秒全部清零。

module second(cp,reset,mode_flag,BT2,SH,SL,co);input cp,reset,BT2;input[3:0]mode_flag;output co=1'b0;reg co;output [3:0]SL,SH;reg[3:0]SH,SL;reg[7:0]cnt;always@(posedge cp or negedge reset )beginif(!reset)beginSL=4'b0;SH=4'b0;cnt<=8'b0;endelse if((mode_flag==4'b0010)&&(!BT2)) beginSL=4'b0;SH=4'b0;cnt<=8'b0;endelsebeginif(cnt==8'd59)begincnt<=8'd0;SH<=4'd0;SL<=4'd0;co<=1'b1;endelsebeginco=1'b0;cnt=cnt+8'd1;SL<=cnt%10;SH<=cnt/10;endendendendmodulemodule minute (cp,reset,MH,ML,co); input cp ,reset;output co=1'b0;output [3:0]ML,MH;reg[3:0]MH,ML;reg[7:0]cnt;reg co;always@(posedge cp or negedge reset) beginif(!reset)beginML=4'b0;MH=4'b0;cnt<=8'b0;endelsebeginif(cnt==8'd59)begincnt<=8'd0;MH<=4'd0;ML<=4'd0;co<=1'b1;endelsebeginco=1'b0;cnt=cnt+8'd1;ML<=cnt%10;MH<=cnt/10;endendendendmodulemodule hour (cp,reset,HH,HL); input cp,reset;output [3:0]HL,HH;reg[3:0]HH,HL;reg[7:0]cnt;always@(posedge cp or negedge reset) beginif(!reset)beginHL=4'b0;HH=4'b0;cnt<=8'b0;endelsebeginif(cnt==8'd23)begincnt<=8'd0;HH<=4'd0;HL<=4'd0;endelsebegincnt=cnt+8'd1;HL<=cnt%10;HH<=cnt/10;endendendEndmodule模式选择模块：同过一个模式档按键MODE，按一下产生对应一种模式mode_flag，并且可以循环。

在不同的模式下可以进行不同的操作。

其中mode_flag=4'0000为正常显示计时，mode_flag=4'0001为小时调钟模式，mode_flag=4'00010为分钟调钟模，mode_flag=4'0011为闹钟小时设置模式，mode_flag=4'0100为闹钟分钟设置模式。

module key_press(_10ms,KEY,Keydone); input KEY,_10ms;output Keydone;reg dout1,dout2,dout3;always @(posedge _10ms)begindout1 <= KEY;dout2 <= dout1;dout3 <= dout2;endassign Keydone = (dout1 | dout2 | dout3); endmodulemodule mode (MODE,mode_flag);input MODE ;output [3:0]mode_flag;reg [3:0]mode_flag;always @ (negedge MODE )beginmode_flag = mode_flag+ 4'b1;if(mode_flag == 4'b0101)mode_flag = 2'b0;endendmodulemodule LED_mode (mode_flag,SH24,SL24,SH,SL); input [3:0] mode_flag;input [3:0] SH24,SL24;output [3:0]SH,SL;reg [3:0]SH,SL;always@(mode_flag )begincase (mode_flag)4'b0000:beginSH<=SH24;SL<=SL24;end4'b0001: beginSH<=4'b0000;SL<=4'b0001;end 4'b0010: beginSH<=4'b0000;SL<=4'b0010;end 4'b0011: beginSH<=4'b0000;SL<=4'b0100;end 4'b0100: beginSH<=4'b0000;SL<=4'b1000;enddefault : beginSH<=SH24;SL<=SL24;endendcaseendendmoduleModule LUT_mode(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML,MH ,ML,HH,HL);input [3:0] HH12,HL12,HH24,HL24,MH24,ML24;input [3:0] set_HH,set_HL,set_MH,set_ML;input [3:0] mode_flag;input H12_24;output [3:0] MH,ML,HH,HL;reg [3:0] MH,ML,HH,HL;always@(mode_flag or H12_24) begincase (mode_flag)4'b0011,4'b0100: beginHH<=set_HH;HL<=set_HL;MH<=set_MH;ML<=set_ML; enddefault:beginif(H12_24)begin HH<=HH12;HL<=HL12;MH<=MH24;ML<=ML24;end else beginHH<=HH24;HL<=HL24;MH<=MH24;ML<=ML24;end endendcaseendendmodulemodulemode_choose(mode_flag,BT2,_250ms,co1,co2,set_co2,co11,co22,co111,co222);input [3:0]mode_flag;input BT2,_250ms,co1,co2,set_co2;output co11,co22,co111,co222;supply1 Vdd;reg co11,co22,co111,co222;always@(mode_flag)begincase (mode_flag)4'b0001: beginif(~BT2) co22<=_250ms;else begin co22<=co2;co11<=co1; endend4'b0010: beginif(~BT2) begin co11<=_250ms;co22<=co2;endelse begin co11<=co1;co22<=co2; endend4'b0011: begin co22<=co2;co11<=co1;if(~BT2) co222<=_250ms; else co222<=set_co2;end4'b0100: begin co22<=co2;co11<=co1;if(~BT2) co111<=_250ms; else co111<=Vdd; enddefault :beginco11<=co1;co22<=co2; endendcaseendendmodule闹钟模块：module set_naozhong(co111,co222,set_HH,set_HL,set_MH,set_ML,co2);input co111,co222;output [3:0]set_HH,set_HL,set_MH,set_ML;supply1 Vdd;output co2;minute (co111,Vdd,set_MH,set_ML,co2);hour (co222,Vdd,set_HH,set_HL);endmodulemodulenaozhong(Alarm_ctr,_1HZ,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal);input Alarm_ctr,_1HZ;input [3:0] set_HH,set_HL,set_MH,set_ML;input [3:0] HH24,HL24,MH24,ML24;output nao_signal;reg signal;reg nao_signal;reg [16:0] Q;always@(posedge _1HZ)beginif((~signal)&&(Alarm_ctr))beginif((set_HH==HH24)&&(set_HL==HL24)&&(set_MH==MH24)&&(set_ML==ML24))signal<=1'b1 ;else signal<=1'b0;endelse if((signal)&&(Alarm_ctr))beginnao_signal<=~nao_signal;Q=Q+nao_signal;if(Q>=8'd720)beginQ<=16'b0;signal<=1'b0;end endelse beginsignal<=1'b0;nao_signal<=1'b0;endendendmodule12——24小时切换模块：module hour12_24(HH24,HL24,HH12,HL12); input [3:0] HH24,HL24;output [3:0] HH12,HL12;reg [3:0] HH12,HL12;reg flag;always@(HH24 or HL24)beginif((HH24*10+HL24)<=12)beginHH12<=HH24;HL12<=HL24;endelse if(((HH24*10+HL24)>=13)&&((HH24*10+HL24)<=19)) beginHH12<=4'd0;HL12<=HL24-4'd2;endelse if(((HH24*10+HL24)>=19)&&((HH24*10+HL24)<=21)) beginHH12<=4'd0;HL12<=HL24+4'd8;endelsebeginHH12<=HH24-4'd1;HL12<=HL24-4'd2;endendendmodule整点报时模块：module boshi(HH,HL,MH,ML,SH,SL,_500ms,bao_signal);input[3:0] HH,HL,MH,ML,SH,SL;input _500ms;output bao_signal;reg bao_signal;reg [7:0]Q1,Q2;reg bao;always@(posedge _500ms)beginif(((SH*10+SL)==8'd59)&&((MH*10+ML)==8'd59))begin Q1<=7'b0;bao<=1'b1;endelse if((Q1<10*HH+HL)&&(bao))beginbao_signal<=~bao_signal;Q1<=Q1+bao_signal;endelse if(Q1==(10*HH+HL))bao<=1'b0;elsebeginbao_signal<=1'b0;endendendmodule译码显示模块：一、数码管显示：通过传入响应的4位十进制数，运用case语句转换输出相应的8位二进制显示码，送入数码管显示。

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基于FPGA的数字钟设计(VerilogHDL语言实现)

基于FPGA的数字钟设计(VerilogHDL语言实现)

基于FPGA的数字钟设计摘要:本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以12小时循环计数。

本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在QUARTUS II工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。

系统主芯片采用EP1K100QC208-3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。

经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。

关键词：数字钟；硬件描述语言；VerilogHDL；FPGA；引言：现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。

支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。

前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。

本设计采用的VerilogHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。

ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。

而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。

在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所设置的功能。

因此，键信息输入是与软件结构密切相关的过程。

根据键盘的结构不同，采用不同的编码方法。

但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。

数字闹钟的FPGA实现(Verilog)

数字闹钟的FPGA实现(Verilog)

闹钟的FPGA实现一．设计目的及总述：本次实验选择用FPGA实现一个闹钟。

它的功能有：1.时钟2.可以用按键快慢调整时钟时间3.可以设定闹钟并在时间到达设定闹钟时间时响起卡农音乐一分钟4.整点报时，响一声来报时系统一共有五个按键，分别命名为switch_mode,switch_enter，switch_pick,switch_down，switch_up。

时钟，调时，设定闹钟通过LCD1602进行显示，整点报时声和闹钟声通过蜂鸣器发出。

其中：本次实验的闹钟用Verilog语言进行设计，由于实验在Xilinx开发板上LCD1602显示模块几经调试显示都有问题，而实验的截止日期又极其接近了故最后选择在我购买的Altera 开发板上进行实现。

由于Altera公司FPGA使用Quartus II软件进行编译下载，所以把原来在ISE软件上以schematic方式实现的顶层原理图对应自动生成的verilog代码更改后添加进Quartus工程中使用。

所需要的修改仅为将顶层原理图中的OR2例化语句改为or（输出，输入1，输入2），并把系统时钟设为50MHZ，其他各模块代码不需进行更改。

二．仿真过程在几经更改之下，更由于在两种系统下的调试，使得仿真变得难以进行，此次试验针对各模块（不包括分频模块：fre_divider）的仿真结果难以找到了而且ISE9.1i十分难用，经常报各种错，因此在这里只选择其中比较重要的控制模块（controller）和时钟模块（timer）,调时（快慢）模块（time_adjust）的仿真结果以说明本实验的仿真过程。

Controller:Timer:Time_adjust:三．系统总图即各模块Verilog代码和说明（参考对代码的详细注释）：1.各模块之间连线图和对应的Verilog代码：Clock.v:module clock(clk_50m, //在本次实验所用的Altera开发版上，系统时钟为50MHZ rst, //复位键switch_down, //向下调整，设定switch_enter, //确认完成调整，设定switch_mode, //选择系统出于何种模式：时钟，调时，设定闹钟switch_pick, //选择调整，设定的对象：时，分，秒// switch_up, //向上调整，设定beep, //蜂鸣器lcd_d, //lcd1602 d7-d0管脚lcd_e, //lcd1602 en管脚lcd_rs, //lcd1602 rs管脚lcd_rw); //lcd1602 rw管脚input clk_50m;input rst;input switch_down;input switch_enter;input switch_mode;input switch_pick;//input switch_up;output beep;output [7:0] lcd_d;output lcd_e;output lcd_rs;output lcd_rw;//以下声明的线型量用于连接系统各模块 wire [7:0] XLXN_4;wire [7:0] XLXN_5;wire [7:0] XLXN_6;wire [7:0] XLXN_7;wire [7:0] XLXN_8;wire [7:0] XLXN_9;wire [7:0] XLXN_10;wire [7:0] XLXN_11;wire [2:0] XLXN_14;wire XLXN_15;wire XLXN_16;wire XLXN_17;wire XLXN_19;wire [5:0] XLXN_20;wire [5:0] XLXN_21;wire [5:0] XLXN_22;wire XLXN_24;wire [5:0] XLXN_33;wire [5:0] XLXN_34;wire XLXN_36;wire [5:0] XLXN_37;wire [5:0] XLXN_39;wire [5:0] XLXN_40;wire XLXN_50;wire XLXN_51;reg clk_25m;wire switch_up;assign switch_up=1;//由于系统本身是设计在实验室的板子上（25MHZ）上，所以现在把50MHZ系统时钟//二分频得到25MHZ时钟，这样就不用更改各子模块always@(posedge clk_50m)beginif(!rst)clk_25m<=0;elseclk_25m<=~clk_25m;end//控制模块，控制系统出于三种状态之一：时钟，调时，设定闹钟。

fpga数字时钟课程设计

fpga数字时钟课程设计

fpga数字时钟课程设计FPGA数字时钟课程设计随着科技的不断发展，数字时钟已经成为现代人生活中必不可少的物品。

数字时钟的准确性和便捷性吸引了越来越多的人使用。

而现在，我们可以通过FPGA数字时钟课程设计来实现一个高精度的数字时钟。

FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现各种不同的功能。

数字时钟的实现也可以通过FPGA来完成。

在FPGA数字时钟课程设计中，我们需要先确定时钟的基础部分。

时钟的基础部分由时钟信号产生器、时钟分频器、时钟计数器和时钟显示器组成。

时钟信号产生器需要产生一个稳定的时钟信号，以供后续的计数器和分频器使用。

我们可以通过FPGA中的时钟模块来产生一个稳定的时钟信号。

接下来，时钟分频器需要将时钟信号分频，使得计数器可以进行精确的计数。

分频器的分频系数可以通过FPGA中的数码开关进行设置。

然后，时钟计数器需要根据分频器的设定进行精确的计数。

计数器的计数值可以通过FPGA中的计数器模块进行设置。

时钟显示器需要将计数器的计数值进行显示。

我们可以通过FPGA 中的数码管模块来实现时钟的显示功能。

除了基础部分，我们还可以通过添加更多的功能来完善数字时钟。

例如，我们可以添加闹钟功能、日期显示功能等，以增加数字时钟的实用性。

在FPGA数字时钟课程设计中，我们可以使用VHDL（VHSIC Hardware Description Language）语言进行编程。

VHDL是一种硬件描述语言，可以用于FPGA和ASIC的设计。

通过编写VHDL 程序，我们可以实现数字时钟的各种功能。

FPGA数字时钟课程设计是一个非常有趣和实用的课程项目。

通过这个项目，我们可以深入了解数字时钟的工作原理，熟悉FPGA的编程方法，同时也可以锻炼自己的编程能力。

基于FPGA的数字跑表功能的数字钟设计

基于FPGA的数字跑表功能的数字钟设计

摘要近年来，科学技术发展飞速，人们的生活质量也不断提高。

传统的时钟已经无法满足现代人的生活要求。

多功能数字钟无论在形态还是在性能上都改变了原有的风格。

本次设计基于原始的数字钟，在此基础上增加了诸项功能。

不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。

设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。

于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。

设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。

经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。

可以手动调整时间，设定闹钟及数字跑表计时。

关键词：FPGA；Verilog HDL；数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA；Verilog HDL；Digital clock；目录摘要 (i)ABSTRACT ............................................................... i i 第一章绪论 . (1)1.1 基于FPGA数字钟的背景和意义 (1)1.2 课题的研究方法和相关技术的发展 (1)1.3 本文的研究目的和主要研究内容 (2)第二章 FPGA简介 (3)2.1 FPGA的原理与基本结构 (3)2.2 FPGA设计流程 (3)第三章 Quartus II 简介 (4)第四章数字钟总体设计方案 (5)4.1数字钟的基本构成 (5)4.2数字钟的工作原理 (5)第五章数字钟的具体设计流程 (6)5.1 本设计的顶层图 (6)5.2 分频模块 (6)5.3 按键去抖动模块 (7)5.4 时钟模块 (8)5.4.1 模式切换功能 (9)5.4.2 时钟计数功能 (9)5.4.3 校时控制功能 (10)5.4.4 闹钟设定功能 (10)5.4.5 数字跑表功能 (11)5.5 数据选择模块 (11)5.6 译码显示模块 (13)5.7 闹钟音乐模块 (14)5.8 整点报时与音乐演奏模块 (15)结束语 (17)致谢 (18)参考文献 (19)附录A FPGA器件EP3C25_V5电路板 (21)附录B 本设计使用的EP3C25_V5管脚配置文件 (22)程序源代码 (23)第一章绪论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。