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版图实验报告 - 副本

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电子科技大学成都学院实验报告册课程名称：版图设计实验姓名：学号：院系：微电子技术系专业：教师：2011 年12 月25 日实验一、欠压保护电路的原理图搭建一、实验目的：1、熟悉Cadence软件的作用和工作站的用法，为学习版图设计打下基础；2、学习电路图的画法，为后面版图的设计做准备；3、通过原理图搭建的过程，让同学们明白电路的工作原理，以及养成细心的好习惯。

二、实验原理和内容：原理：将在新建库中调用出来的所需元件按照电路图连接起来。

内容：1、新建原理图库图库；2、绘制欠压保护电路原理图；3、将其生成网表CDL文件。

三、实验步骤：1、新建电路图库进入Cadence系统，在CIW命令解释窗口，选命令File—New—Library.....新建电路图库QYBH，在对话框右边选择第二项——添加已有的技术文件。

如图1.1所示图1.12、同样在CIW命令解释窗口选择File—New—Cellview.....新建单元0117，在Librara Name项选择刚已建立的图库QYBH，Tool项选择Virtuoso，现在建立为后面画版图做准备。

如图1.2所示图1.23、添加基本库和模拟库，为画电路图做准备基本库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/basic模拟库路径：/eda_tools/cadence/update-ic5141/tools.lns86/dfii/etc/cdslib/artist/analoglib如图1.3所示图1.34、执行步骤2，在Tool项选择Composer—Schematic，设置完成后出现“Virtuoso Schematic Editing”即电路图编辑窗。

如图1.4所示图1.44、在电路图编辑窗内按i键（Add Instance的快捷键），点击框中的Browse按钮，在CSMC05MS库Cell 中选取自己需要的电路元件，在View中选择spectre，如图1.5所示图1.5选中调出来的单个器件，按Q键，能够修改其宽长等属性，如图1.6所示图1.6将所调出来的单个器件按电路图连接起来，W是连线快捷键。

5、按P键添加Add Pin脚，在Pin Names项输入Pin脚的名字，在Direction项选择该引脚的输入输出类型，如图1.7所示图1.76、从基本（Basic）库添加电源与接地符号，如图1.8所示图1.87、在CIW命令解释窗口选择File—Export—CDL....生成网表（CDL）文件，如图1.9所示图1.9在出现的窗口中，点击Browse选择所绘的电路图路径，在Output File项输入cd.cdl，在Run Directory 中填入LVS路径/home/design0117/CSMC05MS/verify/LVS，如图1.10所示图1.10四、实验数据与结果：************************************************************************* auCdl Netlist:** Library Name: QYBH* Top Cell Name: 0117* View Name: schematic* Netlisted on: Dec 30 18:58:39 2011*************************************************************************.BIPOLAR*.RESI = 2000*.RESV AL*.CAPV AL*.DIOPERI*.DIOAREA*.EQUA TION*.SCALE METER*.MEGA.PARAM*.GLOBAL vssa!+ vcc!*.PIN vssa!*+ vcc!************************************************************************ * Library Name: QYBH* Cell Name: 0117* View Name: schematic************************************************************************.SUBCKT 0117 UVP_EN*.PININFO UVP_EN:OCC0 UVP_EN vssa! 1.0071p $[CP] M=1RR5 net25 UVP_EN 2.14391M $[RH]RR4 net95 vssa! 802.3K $[RH]RR3 net9 net95 2.14391M $[RH]RR2 net136 net9 158.907K $[RH]RR1 net67 net18 113.41K $[RH]RR0 net15 net24 55.7061K $[RH]QQ2 vssa! vssa! net18 P2 M=4 $EA=100pQQ0 vssa! vssa! net21 P2 M=1 $EA=100pQQ1 vssa! vssa! net24 P2 M=4 $EA=100pMM27 net25 net0195 vssa! vssa! NN W=1.6u L=1u M=1MM24 net29 net67 vssa! vssa! NN W=2u L=1u M=1MM18 net0195 net0154 net29 vssa! NN W=2u L=1u M=1MM25 net0154 net9 vssa! vssa! NN W=1.6u L=1u M=1MM33 net60 net60 vssa! vssa! NN W=4u L=4u M=1MM17 net41 net53 vssa! vssa! NN W=4u L=4u M=2MM16 net104 net0183 net15 vssa! NN W=12u L=4u M=2MM30 net0183 net0183 net21 vssa! NN W=12u L=4u M=2MM14 net53 net60 vssa! vssa! NN W=4u L=4u M=1MM9 net104 net65 vssa! vssa! NN W=10u L=1u M=1MM5 net65 net67 vssa! vssa! NN W=10u L=1u M=1MM37 net0195 net0154 vcc! vcc! NP W=4u L=1u M=1MM32 net0183 net104 net136 net136 NP W=12u L=6u M=1MM31 net9 net0195 net136 vcc! NP W=10u L=1u M=1MM28 net0218 net0195 net25 net0218 NP W=3u L=1u M=1MM23 net0195 net67 vcc! vcc! NP W=4u L=1u M=1MM26 vcc! net9 net0154 vcc! NP W=3u L=1u M=1MM20 net60 net95 net96 net96 NP W=8u L=4u M=2MM29 net53 net104 net96 net96 NP W=8u L=4u M=2MM12 net0218 net104 net136 net136 NP W=2u L=6u M=1MM8 net41 net104 net136 net136 NP W=12u L=6u M=1MM7 net96 net104 net136 net136 NP W=12u L=6u M=1MM6 net104 net104 net136 net136 NP W=12u L=6u M=1MM11 net67 net104 net136 net136 NP W=12u L=6u M=4MM4 net65 vssa! net124 vcc! NP W=1u L=100u M=1MM3 net124 vssa! net128 vcc! NP W=1u L=100u M=1MM2 net128 vssa! net132 vcc! NP W=1u L=100u M=1MM1 net132 vssa! net136 vcc! NP W=1u L=100u M=1MM0 net136 vssa! vcc! vcc! NP W=10u L=1u M=4.ENDS欠压保护电路原理图五、实验总结：电路图是指由晶体管（包含MOS管和双极晶体管）、电阻、电容、电源和导线连接而成的图形。

学习版图设计之前，先学习电路图的画法，电路图作为验证输入文件，与版图进行LVS一致性验证。

通过本次试验，掌握了Cadence软件的基本使用方法，学会了电路图的输入和编辑，并将其生成网表CDL文件，为后面的版图设计打下基础。

实验二：欠压保护的版图设计一、实验目的：1、熟悉UNIX系统基本命令使用；2、掌握使用Cadence版图编辑软件进行模拟IC版图布局设计；3、掌握半导体集成电路的设计规则；4、了解什么是集成电路版图设计；5、学会使用cadence工具将所学电路画成版图并进行优化布局，使之面积尽量最小化；6、学会使用cadence工具对所画版图进行drc和lvs检查，确保版图符合工艺设计规则及版图和电路的一致性正确。

二、实验原理和内容：Cadence -- Virtuoso Layout Editor是一种基于UNIX系统的EDA工具，用于集成电路版图设计。

该工具下的dracula可以进行drc和lvs检查，drc（设计规则检查）即查看所画版图是否符合工艺设计规则，只有通过drc检查，版图才能在现有工艺条件下实现；lvs（版图和电路图一致性比较）即查看版图是否和电路图一致，只有通过lvs检查，版图才能在电学特性和电路所要实现的功能上和原电路保持完全一致。

本实验就是在学习一种欠压保护电路后，利用Cadence -- Virtuoso Layout Editor画出电路版图，然后对版图进行优化布局和drc、lvs检查。

欠压保护模块位置摆放三、实验步骤：1、为方便版图的绘制与布局，我们将电路图相同器件或能匹配的器件分在一个模块，这是可以新建很多小单元，在最后综合时调用即可，新建单元方法如实验一。

划分后有电流镜模块、差分对模块、基准源模块等等以及若干个单独元件。

2、绘制模块与单独元件。

电流镜：1）：由8个PMOS管组成，采用BACCCCDE方式匹配，每个MOS管W=12u L=6u图2.1：W=80.20u L=22.30u2）：由两个NMOS管组成，采用ABBA方式匹配，每个MOS管W=12u L=4u图2.2：W=21.50u L=34.00u3）：由2个NMOS管组成，采用AB方式匹配，每个MOS管W=4u L=4u图2.3：W=12.00u L=24.00u差分管：采用AB—BA方式匹配，每个MOS管W=8u L=4u图2.4：W=46.00u L=32.00u基准源：由9个PNP组成，A、B、C三种NPN管采用九宫格用1:4:4方式匹配,调用时选择PNP10图2.5：W=66.80u L=64.90u由4个PMOS管组成，它们共同栅端，漏源段交替排列，每个MOS管的W=1u L=10u图2.6：W=14.20u L=18.00u反向器：由1个PNOS管与1个NMOS管组成，WN=1.6u LN=1u WP=3u LP=1u图2.7：W=19.60u L=6.00u与非门：由2个PNOS管与2个NMOS管组成，WN=2u LN=1u WP=4u LP=1u图2.8：W=18.90u L=11.55u电阻R8：采用39个W=2u L=50u的电阻串联，外加两个同样的电阻作为Dummy图2.9：W=136u L=53u电阻R6、R7：均采用2个W=2u L=52u的电阻串联，外加两个同样的电阻作为Dummy图2.10：W=14.2u L=18.00u电阻R1、R3、R5：均采用W=2u L=50u的电阻串联，然后按照R1:R3:R5=2：38：15匹配，R1、R3匹配后剩下的部分电阻单独安置在其他地方，且分别在它们边上加上2个同样的电阻作为dummy图2.11：W=188.8u L=53uR1部分电阻：是1个为W=2u L=45u的电阻，外加两个同样的电阻作为Dummy图2.12：W=10.60u L=48uR3部分电阻：是1个为W=2u L=50u的电阻，外加两个同样的电阻作为Dummy图2.13：W=13u L=18u电容：电容的大小是1PF的，我们可以根据自己版图的需要改变其长宽比，保证其面积与大小不变就行图2.14 W=31.1u L=55.20u单个元件：（1）两个W=10u L=1u的NMOS管图2.15 W=17u L=9u（2）由2个W=4u L=4u的PMOS管图2.16：W=13u L=18u（3）1个W=10u L=1u是PMOS管图2.17：W=16.3u L=10.3u（4）1个W=2u L=6u的PMOS管图2.18：W=10.3u L=16.3u（5）由4个W=10u L=1u的PMOS管组成图2.19：W=19.30u L=17.3u3、画好模块后，进行DRC设计规则检查，设计规则是集成电路版图各种几何图形尺寸的规范，DRC是在产生掩模版图形之前，按照设计规则对版图几何图形的宽度、间距以及层与层之间的相对位置等进行检查，以确保设计的版图没有违反预定的设计规则，能在特定的集成电路制造工艺下流片成功，并且具有较高的成品率。

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本科生课-集成电路版图设计-实验报告

本科生课-集成电路版图设计-实验报告

西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。

图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。

然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。

图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。

图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。

(实习报告)集成电路版图设计的实习报告

(实习报告)集成电路版图设计的实习报告

（实习报告）集成电路版图设计的实习报告关于在深圳菲特数码技术有限公司成都分公司从事集成电路版图设计的实习报告一、实习单位及岗位简介(一)实习单位的简介深圳菲特数码技术有限公司成立于2005年1月，总部位于深圳高新技术产业园。

深圳市菲特数码技术有限公司成都分公司于2007年10月在成都设立研发中心,位于青羊工业集中发展区B区12栋2楼。

菲特数码技术有限公司员工总人数已超过50人，其中本科以上学历占90%。

菲特公司拥有一支集嵌入式系统、软件技术、集成电路设计于一体的综合研发团队，其核心人员均是来自各个领域的资深专家，拥有多年成功研发经验，已在手持多媒体，车载音响系统，视频监控等多个领域有所斩获。

菲特公司以自有芯片技术为核心原动力，开展自我创新能力，并于2006年申请两项技术专利，且获得国家对自主创新型中小企业扶持的专项资金。

主要项目电波钟芯片设计及方案开发;视频专用芯片设计及监控摄像头方案开发、监控DVR方案开发;车载音响系统方案开发;网络电视、网络电话方案开发。

(二)实习岗位的简介集成电路版图设计是连接设计与制造工厂的桥梁，主要从事芯片物理结构分析、版图编辑、逻辑分析、版图物理验证、联系代工厂、版图自动布局布线、建立后端设计流程等。

版图设计人员必须懂得集成电路设计与制造的流程、原理及相关知识，更要掌握芯片的物理结构分析、版图编辑、逻辑分析、版图物理验证等专业技能。

集成电路版图设计的职业定义为:通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。

通常由模拟电路设计者进行对模拟电路的设计，生成电路及网表文件，交由版图设计者进行绘制。

版图设计者在绘制过程中需要与模拟电路设计者进行大量的交流及讨论，这关系到电路最终的实现及最终芯片的性能。

这些讨论涉及到电流的走向，大小;需要匹配器件的摆放;模块的摆放与信号流的走向的关系;电路中MOS 管、电阻、电容对精度的要求;易受干扰的电压传输线、高频信号传输线的走线问题。

完整word版图的应用的实验报告

完整word版图的应用的实验报告

实验六图的应用及其实现一、实验目的1．进一步功固图常用的存储结构。

2．熟练掌握在图的邻接表实现图的基本操作。

3．理解掌握AOV网、AOE网在邻接表上的实现以及解决简单的应用问题。

二、实验内容[题目一]：从键盘上输入AOV网的顶点和有向边的信息,建立其邻接表存储结构,然后对该图拓扑排序,并输出拓扑序列. 试设计程序实现上述AOV网的类型定义和基本操作,完成上述功能。

测试数据：教材图7.28[题目二]：从键盘上输入AOE网的顶点和有向边的信息,建立其邻接表存储结构,输出其关键路径和关键路径长度。

试设计程序实现上述AOE网类型定义和基本操作,完成上述功能。

测试数据：教材图7.29三、实验步骤㈠、数据结构与核心算法的设计描述基本数据结构：#define TRUE 1#define FALSE 0#define OK 1#define ERROR 0#define INFEASIBLE -1typedef int Status; /* Status 是函数的类型,其值是函数结果状态代码，如OK 等*/#define INFINITY INT_MAX //定义无穷大∞#define MAX_VERTEX_NUM 20typedef int VertexType;typedef int InfoType;typedef struct ArcNode // 表结点定义{InfoType info;int adjvex; //邻接点域，存放与Vi邻接的点在表头数组中的位置ArcNode *nextarc; //链域，指示依附于vi的下一条边或弧的结点，}ArcNode;typedef struct VNode //表头结点{int data; //存放顶点信息struct ArcNode *firstarc; //指示第一个邻接点}VNode,AdjList[MAX_VERTEX_NUM];typedef struct { //图的结构定义顶点向量// vertices; AdjListint vexnum, arcnum;int Isquan;//是否含有权值} MGraph;typedef struct{int *top;int *base;int stacksize;}Sqstack;typedef int ElemType;Status Initstack(Sqstack &s){s.base=(int*)malloc(sizeof(int)*25);if (!s.base)return ERROR;s.top=s.base;s.stacksize=25;return OK;}int indegree[MAX_VERTEX_NUM];int ve[MAX_VERTEX_NUM];//e各顶点的最早发生时间int vl[MAX_VERTEX_NUM];//各顶点发生的最晚发生时间调用的函数Status Initstack(Sqstack &s)Status Pop(Sqstack &s,int &e)//若栈不空，则删除S的栈顶元素，//用e返回其值，并返回OK；否则返回ERRORint Push(Sqstack &s,int &e)int StackEmpty(Sqstack s) //若栈为空栈，则返回TRUE,否则返回FLASEStatus CreateGraph(MGraph &G)void Display(MGraph &G) /* 输出图G的信息 */void FindDegree(MGraph g,int indegree[]) //对=图中的各个顶点的入度进行统计，并将第i //个顶点的入度数放入indegree[i]int LocateVex(MGraph G,VertexType u)/* 初始条件: 图G 存在,u 和G 中顶点有相同特征*//* 操作结果: 若G 中存在顶点u,则返回该顶点在图中位置;否则返回-1 */Status ToopologicalSort (MGraph g)//对图进行拓扑排序，并输出拓扑排序的结果Status ToopologicalOrder (MGraph g,Sqstack &T)//拓扑序列关键路径Status CriticalPath(MGraph g,Sqstack T)//可用函数的调用关系图说明）㈡、函数调用及主函数设计（．void main(){MGraph g;Sqstack T;函Main:\n; 潣瑵?创建图CreateGraph(g);创建图:\n; 输出图的信息潣瑵?Display(g);:\n; 拓扑排序潣瑵?求最小路径ToopologicalSort(g); 输出图信息拓扑排序\n; 潣瑵?求关键历经：ToopologicalOrder(g,T);CriticalPath(g,T);}程序调试及运行结果分析㈢）在创建图的过程中需要考虑输入的方便，这就需要标记根据用户选择是（1否需要输入权值，选择不需要权值时就不会有关权值信息的操作。

版图实验报告

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版图实验报告姓名：xxxxx学号：xxxxxxx专业：xxx题目:针对IO的缓冲器版图设计参考课程教学中互连部分的有关讲解，根据下图所示，假设输出负载为5PF，单位宽长比的PMOS等效电阻为31KΩ，单位宽长比的NMOS等效电阻为13KΩ；假设栅极和漏极单位面积（um2）电容值为1fF，假设输入信号IN、EN为理想阶跃信号。

与非门、或非门可直接调用LEDIT标准单元库，在此基础上，设计完成输出缓冲部分，要求从输入IN到OUT的传播延迟时间尽量短，可满足30MHz时钟频率对信号传输速度的要求（T=2T P）。

要求：实验报告要涵盖分析计算过程，Out常用于IO的三态缓冲器题目分析：由于与非门、或非门可直接调用LEDIT标准单元库，所以本设计的关键在于后级反相器的设计上（通过调整反相器版图的宽长比等），以满足题目对电路延时的要求。

设计思路分析可知：由于输入信号IN和是理想的阶跃信号，所以输入的延时影响不用考虑。

所以计算的重点在与非门和或非门的延时，以及输出级的延时。

对于与非门，或非门的延时，由于调用的是标准单元，所以它的延时通过提取标准单元的尺寸进行估算，输出级的尺寸则根据延时的要求进行设计。

计算过程：（1）全局延时要求：30MHz 的信号的周期为，T=33ns ；全局延时T p 的取值要求，T p <21T=16.7ns ； （2）标准单元延时的计算：所用到的标准单元如图所示：与非门的和或非门的晶体管的尺寸为，L=2um ，W=28um ，漏极的长度为 L D =6um 。

其pmos 和nmos 采用的是等尺寸的管子。

Pmos 导通电阻Rp=31k Ω/（228）=2.3k Ω Nmos 导通电阻Rn=13k Ω/（228）=0.93k Ω 栅极的寄生电容为C=F f 1282⨯⨯=56fF漏极的寄生电容为C=F f 1286⨯⨯=168fF 我们需要计算上下拉网络的延迟时间，以找到最坏路径的延时，从而确定这一级的延时。