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一、实验目的1. 理解数字逻辑的基本概念和基本原理。
2. 掌握数字逻辑电路的基本分析方法，如真值表、逻辑表达式等。
3. 熟悉常用数字逻辑门电路的功能和应用。
4. 提高数字电路实验技能，培养动手能力和团队协作精神。
二、实验原理数字逻辑电路是现代电子技术的基础，它主要研究如何用数字逻辑门电路实现各种逻辑功能。
数字逻辑电路的基本元件包括与门、或门、非门、异或门等，这些元件可以通过组合和连接实现复杂的逻辑功能。
1. 与门：当所有输入端都为高电平时，输出端才为高电平。
2. 或门：当至少有一个输入端为高电平时，输出端为高电平。
3. 非门：将输入端的高电平变为低电平，低电平变为高电平。
4. 异或门：当输入端两个高电平或两个低电平时，输出端为低电平，否则输出端为高电平。
三、实验内容1. 实验一：基本逻辑门电路的识别与测试（1）认识实验仪器：数字电路实验箱、逻辑笔、示波器等。
（2）识别与测试与门、或门、非门、异或门。
（3）观察并记录实验现象，分析实验结果。
2. 实验二：组合逻辑电路的设计与分析（1）设计一个简单的组合逻辑电路，如加法器、减法器等。
（2）根据真值表列出输入输出关系，画出逻辑电路图。
（3）利用逻辑门电路搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
3. 实验三：时序逻辑电路的设计与分析（1）设计一个简单的时序逻辑电路，如触发器、计数器等。
（2）根据电路功能，列出状态表和状态方程。
（3）利用触发器搭建电路，进行实验验证。
（4）观察并记录实验现象，分析实验结果。
四、实验步骤1. 实验一：（1）打开实验箱，检查各电路元件是否完好。
（2）根据电路图连接实验电路，包括与门、或门、非门、异或门等。
（3）使用逻辑笔和示波器测试各逻辑门电路的输出，观察并记录实验现象。
2. 实验二：（1）根据实验要求，设计组合逻辑电路。
（2）列出真值表，画出逻辑电路图。
（3）根据逻辑电路图连接实验电路，包括所需逻辑门电路等。
一、实验背景数字逻辑是电子技术与计算机科学的基础课程，它研究数字电路的设计与实现。
为了加深对数字逻辑电路的理解，我们进行了本次实验，通过实际操作和仿真，验证数字逻辑电路的理论知识，并掌握数字逻辑电路的设计与实现方法。
二、实验目的1. 理解数字逻辑电路的基本原理和组成。
2. 掌握逻辑门电路、组合逻辑电路和时序逻辑电路的设计方法。
3. 通过实验验证数字逻辑电路的功能，提高动手能力和分析问题能力。
三、实验内容1. 逻辑门电路实验（1）实验目的：学习分析基本的逻辑门电路的工作原理，掌握与门、或门、非门等基本逻辑门电路的逻辑功能。
（2）实验步骤：①按照实验指导书的要求，连接实验电路；②根据输入信号，观察输出信号，验证逻辑门电路的逻辑功能；③记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，与门、或门、非门等基本逻辑门电路的逻辑功能符合预期。
通过实验，我们加深了对逻辑门电路工作原理的理解。
2. 组合逻辑电路实验（1）实验目的：掌握组合逻辑电路的设计方法，验证组合逻辑电路的功能。
（2）实验步骤：①根据实验要求，设计组合逻辑电路；②按照实验指导书的要求，连接实验电路；③根据输入信号，观察输出信号，验证组合逻辑电路的功能；④记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，设计的组合逻辑电路功能符合预期。
通过实验，我们掌握了组合逻辑电路的设计方法，提高了逻辑思维能力。
3. 时序逻辑电路实验（1）实验目的：掌握时序逻辑电路的设计方法，验证时序逻辑电路的功能。
（2）实验步骤：①根据实验要求，设计时序逻辑电路；②按照实验指导书的要求，连接实验电路；③根据输入信号，观察输出信号，验证时序逻辑电路的功能；④记录实验结果，分析实验现象。
（3）实验结果与分析：实验结果显示，设计的时序逻辑电路功能符合预期。
通过实验，我们掌握了时序逻辑电路的设计方法，提高了逻辑思维能力。
四、实验总结通过本次实验，我们完成了以下任务：1. 理解了数字逻辑电路的基本原理和组成；2. 掌握了逻辑门电路、组合逻辑电路和时序逻辑电路的设计方法；3. 通过实验验证了数字逻辑电路的功能，提高了动手能力和分析问题能力。
数字逻辑电路实验报告数字逻辑电路实验报告引言：数字逻辑电路是现代电子科技中的重要组成部分，它广泛应用于计算机、通信、控制系统等领域。
本实验旨在通过实际操作，加深对数字逻辑电路原理的理解，并通过实验结果验证其正确性和可靠性。
实验一：基本逻辑门的实验在本实验中，我们首先学习了数字逻辑电路的基本组成部分——逻辑门。
逻辑门是数字电路的基本构建单元，它能够根据输入信号的逻辑关系，产生相应的输出信号。
我们通过实验验证了与门、或门、非门、异或门的工作原理和真值表。
以与门为例，当且仅当所有输入信号都为高电平时，与门的输出信号才为高电平。
实验中，我们通过连接开关和LED灯，观察了与门的输出变化。
实验结果与预期相符，验证了与门的正确性。
实验二：多位加法器的设计与实验在本实验中，我们学习了多位加法器的设计和实现。
多位加法器是一种能够对多位二进制数进行加法运算的数字逻辑电路。
我们通过实验设计了一个4位全加器，它能够对两个4位二进制数进行相加，并给出正确的进位和和结果。
实验中，我们使用逻辑门和触发器等元件，按照电路图进行布线和连接。
通过输入不同的二进制数，观察了加法器的输出结果。
实验结果表明，多位加法器能够正确地进行二进制数相加，验证了其可靠性。
实验三：时序电路的实验在本实验中，我们学习了时序电路的设计和实验。
时序电路是一种能够根据输入信号的时间顺序产生相应输出信号的数字逻辑电路。
我们通过实验设计了一个简单的时序电路，它能够产生一个周期性的脉冲信号。
实验中，我们使用计数器和触发器等元件，按照电路图进行布线和连接。
通过改变计数器的计数值，观察了脉冲信号的频率和周期。
实验结果表明，时序电路能够按照设计要求产生周期性的脉冲信号，验证了其正确性。
实验四：存储器的设计与实验在本实验中，我们学习了存储器的设计和实现。
存储器是一种能够存储和读取数据的数字逻辑电路，它在计算机系统中起到重要的作用。
我们通过实验设计了一个简单的存储器，它能够存储和读取一个4位二进制数。
数字逻辑电路实验报告总结一、实验心路历程哎呀，数字逻辑电路实验可真是一段超级有趣又有点小折磨的经历呢！我刚接触这个实验的时候，就像走进了一个神秘的电路世界。
那些电路元件就像是一群小怪兽，我得想办法让它们乖乖听话。
我还记得刚开始的时候，我看着那些电路图，脑袋里就像一团乱麻。
但是我可没有被吓倒哦，我就一点点地去研究每个元件的功能，就像在探索一个个小秘密。
我拿着那些电路板，感觉自己就像是一个电路魔法师，要把这些小零件组合成一个神奇的电路。
二、实验内容与操作在实验过程中，有好多不同的电路要搭建呢。
比如说那个计数器电路，我得把那些触发器按照正确的顺序连接起来。
我一边看着电路图，一边小心翼翼地把元件插到电路板上，就怕插错了一个小地方，整个电路就罢工了。
还有那个译码器电路，要确保输入和输出的关系正确，我就反复地检查线路的连接，眼睛都快看花了。
每次给电路通电的时候，心里都超级紧张，就像在等待一场大惊喜或者大惊吓。
当电路正常工作的时候，那种成就感简直无法形容，就像是我创造了一个小奇迹一样。
三、实验中的困难与解决当然啦，实验也不是一帆风顺的。
我就遇到过电路怎么都不工作的情况。
我当时都快急死了，就像热锅上的蚂蚁。
我把电路检查了一遍又一遍，怀疑这个元件坏了，那个线路断了。
后来我突然发现，原来是有一个引脚没有接好，就这么一个小失误，就导致整个电路瘫痪。
找到问题之后，我赶紧把引脚接好，再通电的时候，电路就正常工作了。
这让我明白了，在做这种实验的时候，一定要超级细心，不能放过任何一个小细节。
四、实验收获通过这个数字逻辑电路实验，我可学到了不少东西呢。
我不仅对数字逻辑电路的原理有了更深刻的理解，还学会了如何耐心地去排查电路故障。
而且我的动手能力也大大提高了，以前我看到那些电路元件就发怵，现在我能熟练地把它们组合起来，做出各种有趣的电路。
这个实验就像是一个小挑战，我成功地战胜了它，感觉自己变得更强大了呢。
一、实验名称逻辑电路实验二、实验目的1. 掌握基本的数字逻辑电路设计方法。
2. 理解并掌握常用的逻辑门及其组合电路。
3. 提高实验操作技能和观察能力。
4. 培养团队协作精神。
三、实验原理数字逻辑电路是构成数字系统的基本单元，主要由逻辑门、触发器等基本元件组成。
逻辑门是数字电路的基本单元，它按照一定的逻辑规则实现基本的逻辑运算。
本实验主要涉及以下逻辑门及其组合电路：1. 与门（AND）：当所有输入信号都为高电平时，输出信号才为高电平。
2. 或门（OR）：当至少一个输入信号为高电平时，输出信号才为高电平。
3. 非门（NOT）：将输入信号取反。
4. 异或门（XOR）：当输入信号不同时，输出信号为高电平。
四、实验器材1. 逻辑门实验板2. 逻辑笔3. 万用表4. 逻辑分析仪5. 示波器6. 计时器五、实验内容1. 与门、或门、非门、异或门的逻辑功能测试2. 组合逻辑电路设计3. 电路仿真与验证六、实验步骤1. 与门、或门、非门、异或门的逻辑功能测试（1）按照实验指导书，连接与门、或门、非门、异或门实验板。
（2）使用逻辑笔和万用表，测试各个逻辑门的输入、输出信号。
（3）记录测试结果，与理论值进行对比，分析实验误差。
2. 组合逻辑电路设计（1）根据设计要求，选择合适的逻辑门，绘制电路图。
（2）使用实验板，搭建组合逻辑电路。
（3）测试电路功能，验证设计是否正确。
3. 电路仿真与验证（1）使用逻辑分析仪或示波器，观察电路的输入、输出信号波形。
（2）分析波形，验证电路功能是否符合预期。
七、实验结果与分析1. 与门、或门、非门、异或门的逻辑功能测试实验结果如下：与门：当所有输入信号都为高电平时，输出信号才为高电平。
或门：当至少一个输入信号为高电平时，输出信号才为高电平。
非门：将输入信号取反。
异或门：当输入信号不同时，输出信号为高电平。
2. 组合逻辑电路设计（1）设计一个4位二进制加法器，包括两个输入端（A、B）和两个输出端（S、C）。
一、实验名称数字逻辑实验二、实验目的1. 理解和掌握数字逻辑的基本概念和基本电路。
2. 学会使用逻辑门进行逻辑运算。
3. 掌握组合逻辑电路的设计方法。
4. 通过实验加深对数字逻辑理论知识的理解。
三、实验原理数字逻辑是研究数字信号及其处理的理论，主要内容包括逻辑门、组合逻辑电路、时序逻辑电路等。
本实验主要围绕组合逻辑电路展开，通过实验加深对组合逻辑电路的理解。
四、实验仪器及材料1. 数字逻辑实验箱2. 逻辑门芯片（如74LS00、74LS04等）3. 逻辑开关4. 逻辑灯5. 逻辑测试笔6. 连接线7. 实验指导书五、实验内容及步骤1. 组合逻辑电路的设计与验证（1）设计一个简单的组合逻辑电路，如异或门、与门、或门等。
（2）根据设计要求，选择合适的逻辑门芯片。
（3）将逻辑门芯片插入实验箱，连接输入端和输出端。
（4）使用逻辑开关设置输入信号，观察逻辑灯的输出情况，验证电路的正确性。
2. 译码器和数据选择器的设计与验证（1）设计一个译码器，将输入的二进制信号转换为输出信号。
（2）设计一个数据选择器，根据输入信号选择相应的输出信号。
（3）根据设计要求，选择合适的译码器和数据选择器芯片。
（4）将芯片插入实验箱，连接输入端和输出端。
（5）使用逻辑开关设置输入信号，观察逻辑灯的输出情况，验证电路的正确性。
3. 组合逻辑电路的应用（1）设计一个交通灯控制器，控制红、黄、绿三个信号灯的亮灭。
（2）设计一个密码锁，输入正确的密码后，输出信号使门锁打开。
（3）根据设计要求，选择合适的逻辑门芯片。
（4）将芯片插入实验箱，连接输入端和输出端。
（5）使用逻辑开关设置输入信号，观察逻辑灯的输出情况，验证电路的正确性。
六、实验结果与分析1. 组合逻辑电路的设计与验证通过实验，成功设计并验证了异或门、与门、或门等基本组合逻辑电路。
在实验过程中，了解了逻辑门的工作原理，掌握了组合逻辑电路的设计方法。
2. 译码器和数据选择器的设计与验证成功设计并验证了译码器和数据选择器电路。
第1篇一、实验目的1. 掌握数字逻辑电路的基本原理和设计方法。
2. 熟悉数字电路实验设备的使用。
3. 提高数字电路的仿真和调试能力。
4. 培养学生分析问题和解决问题的能力。
二、实验内容1. 组合逻辑电路设计（1）2选1多路选择器设计：根据教材5.1节的流程，利用Quartus II完成2选1多路选择器的文本编辑输入(MUX21.v)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。
（2）三人表决电路设计：根据教材5.1节的流程，利用Quartus II完成三人表决电路的文本编辑输入(图5-36)和仿真测试等步骤，给出仿真波形。
在实验系统上硬件测试，验证此设计的功能。
2. 时序逻辑电路设计（1）数字显示电子钟设计：根据任务要求，设计一个数字显示电子钟，时钟的时、分、秒要求各用两位显示，上、下午用发光管作为标志。
整个系统要有校时部分和闹钟部分，声音要响5秒。
（2）脉冲波形的变换与产生：设计单稳态触发器，555定时器及其应用电路，实现脉冲波形的变换与产生。
3. 数字逻辑电路仿真与调试（1）使用Logisim软件进行无符号数的乘法器设计，实现两个无符号的4位二进制数的乘法运算。
（2）使用Logisim软件进行无符号数的除法器设计，实现两个无符号的4位二进制数的除法运算。
三、实验过程1. 组合逻辑电路设计（1）2选1多路选择器设计：首先，分析2选1多路选择器的逻辑功能，确定输入输出关系。
然后，利用Quartus II软件编写Verilog HDL代码，完成2选1多路选择器的文本编辑输入。
接着，进行仿真测试，观察仿真波形，验证设计功能。
最后，在实验系统上硬件测试，验证设计功能。
（2）三人表决电路设计：首先，分析三人表决电路的逻辑功能，确定输入输出关系。
然后，利用Quartus II软件编写Verilog HDL代码，完成三人表决电路的文本编辑输入。
接着，进行仿真测试，观察仿真波形，验证设计功能。
一、实验目的本次实验旨在通过实际操作，加深对数字逻辑基本原理和设计方法的理解，提高学生在数字电路设计、仿真和调试方面的实践能力。
通过完成以下实验任务，使学生掌握以下技能：1. 理解数字逻辑电路的基本概念和原理。
2. 掌握数字逻辑电路的设计方法和步骤。
3. 学会使用仿真软件进行电路设计和仿真测试。
4. 掌握数字逻辑电路的调试和优化方法。
二、实验内容本次实验主要包含以下三个部分：1. 组合逻辑电路设计：设计一个四位加法器，并使用Logisim软件进行仿真测试。
2. 时序逻辑电路设计：设计一个简单的计数器，并使用Verilog语言进行描述和仿真。
3. 数字逻辑电路综合应用：设计一个简单的数字信号处理器，实现基本的算术运算。
三、实验步骤1. 组合逻辑电路设计（1）分析题目要求，确定设计目标和输入输出关系。
（2）根据输入输出关系，设计四位加法器的逻辑电路。
（3）使用Logisim软件搭建电路，并设置输入信号。
（4）观察仿真结果，验证电路功能是否正确。
2. 时序逻辑电路设计（1）分析题目要求，确定设计目标和状态转移图。
（2）使用Verilog语言描述计数器电路，包括模块定义、输入输出定义、状态定义和状态转移逻辑。
（3）使用仿真软件进行测试，观察电路在不同状态下的输出波形。
3. 数字逻辑电路综合应用（1）分析题目要求，确定设计目标和功能模块。
（2）设计数字信号处理器电路，包括算术运算单元、控制单元和存储单元等。
（3）使用仿真软件进行测试，验证电路能否实现基本算术运算。
四、实验结果与分析1. 组合逻辑电路设计实验结果：通过仿真测试，四位加法器电路功能正常，能够实现两个四位二进制数的加法运算。
分析：在设计过程中，遵循了组合逻辑电路设计的基本原则，确保了电路的正确性。
2. 时序逻辑电路设计实验结果：通过仿真测试，计数器电路功能正常，能够实现从0到9的计数功能。
分析：在设计过程中，正确描述了状态转移图，并使用Verilog语言实现了电路的功能。
数字逻辑电路实验报告实验二：16进制译码器原理图：GAL方程：PLD16V8 BASIC GATES2009.04.16LQY USTC V0.1W X Y Z NC NC NC NC NC GNDNC A B C D E F G NC VCC/A=/W*/X*/Y*Z+/W*X*/Y*/Z+W*/X*Y*Z+W*X*/Y*Z//B=/W*/X*/Y*Z+/W*X*/Y*Z+/W*X*Y*/Z+W*/X*Y*Z+W*X*/Y*/Z+W*X*Y*/Z/C=/W*/X*/Y*Z+/W*/X*Y*/Z+W*X*/Y*/Z+W*X*Y*/Z+W*X*Y*Z/D=/W*/X*/Y*Z+/W*X*/Y*/Z+/W*X*Y*Z+W*/X*Y*/Z+W*X*Y*Z/E=/W*/X*Y*Z+/W*X*/Y*/Z+/W*X*/Y*Z+/W*X*Y*Z+W*/X*/Y*Z/F=/W*/X*Y*/Z+/W*/X*Y*Z+/W*X*Y*Z+W*X*/Y*Z/G=/W*/X*/Y*Z+/W*X*Y*Z+W*X*/Y*/Z+/W*/X*/Y*/ZDESCRIPTION注释：实验中使用的是共阳极数码管，设计的时候还没有化简VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY code16 ISPORT(w,x,y,z: IN STD_LOGIC;A,b,c,d,e,f,g:OUT STD_LOGIC);END code16;ARCHITECTURE WORK OF code16 ISBEGINA<=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND X AND NOT Y AND NOT Z) OR (W AND NOT X AND Y AND Z) OR (W AND X AND NOT Y AND NOT Z);B<=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND X AND NOT Y AND Z) OR (NOT W AND X AND Y AND NOT Z) OR (W AND NOT X AND Y AND Z) OR (W AND X AND NOT Y AND NOT Z) OR (W AND X AND Y AND NOT Z);C<=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND NOT X AND Y AND NOT Z) OR (W AND X AND NOT Y AND NOT Z) OR (W AND X AND Y AND NOT Z) OR (W AND X AND Y AND Z);D<=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND X AND NOT Y AND NOT Z) OR (NOT W AND X AND Y AND Z) OR (W AND NOT X AND Y AND NOT Z) OR (W AND X AND Y AND Z);E<=(NOT W AND NOT X AND Y AND Z) OR (NOT W AND X AND NOT Y AND NOT Z) OR (NOT W AND X AND NOT Y AND Z) OR (NOT W AND X AND Y AND Z) OR (W AND NOT X AND NOT Y AND Z);F<=(NOT W AND NOT X AND Y AND NOT Z) OR (NOT W AND NOT X AND Y AND Z) OR (NOT W AND X AND Y AND Z) OR (W AND X AND NOT Y AND Z);NOT G<=(NOT W AND NOT X AND NOT Y AND Z) OR (NOT W AND X AND Y AND Z) OR (W AND X AND NOT Y AND NOT Z) OR (NOT W AND NOT X AND NOT Y AND NOT Z);END WORK;实验三：海明校验电路原理图：做实验时，造错在总线上造错，导致读和写没有很好体现出来。
一、实验目的1. 理解数字逻辑的基本概念和原理。
2. 掌握逻辑门电路的基本功能和应用。
3. 学会使用逻辑门电路设计简单的组合逻辑电路。
4. 培养实际动手能力和分析问题、解决问题的能力。
二、实验原理数字逻辑是研究数字电路的基本原理和设计方法的一门学科。
数字电路是由逻辑门电路组成的，逻辑门电路是实现逻辑运算的基本单元。
常见的逻辑门电路有与门、或门、非门、异或门等。
组合逻辑电路是由逻辑门电路组成的，其输出仅与当前的输入有关，而与电路的历史状态无关。
组合逻辑电路的设计方法主要有真值表法、逻辑函数法、卡诺图法等。
三、实验仪器与设备1. 数字逻辑实验箱2. 移动电源3. 连接线4. 逻辑门电路模块5. 计算器四、实验内容1. 逻辑门电路测试（1）测试与门、或门、非门、异或门的功能。
（2）测试逻辑门电路的输出波形。
2. 组合逻辑电路设计（1）设计一个4位二进制加法器。
（2）设计一个4位二进制减法器。
（3）设计一个4位二进制乘法器。
（4）设计一个4位二进制除法器。
五、实验步骤1. 逻辑门电路测试（1）将实验箱上相应的逻辑门电路模块插入实验板。
（2）根据实验要求，连接输入端和输出端。
（3）打开移动电源，将输入端接入逻辑信号发生器。
（4）观察输出波形，记录实验结果。
2. 组合逻辑电路设计（1）根据实验要求，设计组合逻辑电路的原理图。
（2）根据原理图，将逻辑门电路模块插入实验板。
（3）连接输入端和输出端。
（4）打开移动电源，将输入端接入逻辑信号发生器。
（5）观察输出波形，记录实验结果。
六、实验结果与分析1. 逻辑门电路测试实验结果如下：（1）与门：当两个输入端都为高电平时，输出为高电平。
（2）或门：当两个输入端至少有一个为高电平时，输出为高电平。
（3）非门：输入端为高电平时，输出为低电平；输入端为低电平时，输出为高电平。
（4）异或门：当两个输入端不同时，输出为高电平。
2. 组合逻辑电路设计实验结果如下：（1）4位二进制加法器：能够实现两个4位二进制数的加法运算。
数字逻辑电路实验报告指导老师:班级:学号:姓名：时间：第一次试验一、实验名称：组合逻辑电路设计1二、试验目的：掌握组合逻辑电路的功能测试。
1、验证半加器和全加器的逻辑功能。
2、、学会二进制数的运算规律。
3、试验所用的器件和组件：三、74LS00 3片，型号二输入四“与非”门组件74LS20 1片，型号四输入二“与非”门组件74LS86 1片，型号二输入四“异或”门组件实验设计方案及逻辑图：四、/全减法器，如图所示：1、设计一位全加时做减法运时做加法运算，当M=1M决定的，当M=0 电路做加法还是做减法是由SCin分别为加数、被加数和低位来的进位，、B和算。
当作为全加法器时输入信号A分别为被减数，减数Cin、B和为和数，Co为向上的进位；当作为全减法时输入信号A 为向上位的借位。
S为差，Co和低位来的借位，1）输入/（输出观察表如下：（2）求逻辑函数的最简表达式函数S的卡诺图如下：函数Co的卡诺如下：化简后函数S的最简表达式为：Co的最简表达式为：2（3）逻辑电路图如下所示：、舍入与检测电路的设计：2F1码，用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421为奇偶检测输出信号。
当电路检测到输入的代码大于或F2为“四舍五入”输出信号，的个数为奇数时，电路。
当输入代码中含1F1=1;等于5是，电路的输出其他情况F1=0 F2=0。
该电路的框图如图所示：的输出F2=1，其他情况输出观察表如下：（输入/0 1 0 0 1 01 0 1 0 0 11 1 1 0 0 01 0 1 1 1 11 0 0 1 0 11 0 1 0 0 11 0 0 1 1 01 1 1 0 1 11 0 1 1 0 011111求逻辑函数的最简表达式（2）的卡诺如下：函数F1 F2函数的卡诺图如下：的最简表达式为：化简后函数F2 的最简表达式为：F1）逻辑电路图如下所示；（3课后思考题五、化简包含无关条件的逻辑函数时应注意什么？1、答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中，并不影响函数的实际逻辑功能。
因此，在化简这类逻0的无关项是令其值为1还是为辑函数时，利用这种随意性往往可以使逻辑函数得到更好的化简，从而使设计的电路达到更简。
多输出逻辑函数化简时应注意什么？、2答：设计多输出函数的组合逻辑电路时，如果只是孤立地求出各输出函数的最简表达式，然后画出相应逻辑电路图并将其拼在一起，通常不能保证逻辑电路整体最简。
因为各输出函数之间往往存在相互联系，具体某些共同的部分，因此，应该将它们当作一个整体考虑，而不应该将其截然分开。
使这类电路达到最简的关键在于函数化简时找出各输出函数的公用项，以便在逻辑电路中实现对逻辑门的共享，从而使电路整体结构最简。
实验感想六、第二次实验实验名称：同步时序逻辑电路设计一、二、实验目的：4“同验证所设计的同步时序逻辑电路，加深对掌握同步时序逻辑电路实验的设计方法，步”和“时序”这两个名词的理解。
实验所用仪器和组件：三、74LS742片，型号为双D触发器组件74LS73 片，型号为JK负沿双触发器组件274LS00 片，型号为二输入四与非门组件274LS02 片，型号为二输入四或非门组件174LS10 片，型号为三输入三与非门组件174LS86 片，型号为二输入四异或门组件174LS04 片，型号为六门反向器组件2 实验设计方案及逻辑图：四、可逆计数器设计同步模41、为控X4可逆计数器，其框图如图所示：图中，利用所给组件，设计一个同步模为Zy1为计数状态；1计数；y2、X=1制变量，当X=0时进行加1计数，时进行减进位或借位输出信号。
）2求逻辑函数的最简表达式（D2函数的卡诺图如下：D1函数的卡诺如下：化简后函数的最简表达式为：D2 的最简表达式为：D1（）逻辑电路图如下所示；351001”序列检测器、2设计一个“”序列型同步时序逻辑电路的设计方法设计一个“1001利用所给组件按Mealy 检测器，其框图如图所示：原始状态图和状态表：（，'C表示接受信号‘10，状态设初始状态为AB表示接受信号‘1'，状态，则状态图和状态表如下图所示：表示接收信号‘100'状态D）状态编码及相应的二进制状态表：（2 状态编码方案如下：0 01 01 011（3确定激励函数和输出函数真值表）输入激励函数现态次态输出6Z y2 X y1函数化简后，最简表达式为：）（4逻辑电路图如下所示：课后思考题：五、1、同步时序电路与组合电路有何区别？组合逻辑电路在任何时可产生的稳定输出信号都仅与该时刻电路的输入信答：7号相关；而时序逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，而且与电路过去的输入信号有关。
2、你所设计的电路中是否存在多余状态？若有，将会对电路的正常工作状态产生怎样的影响？答：没有。
若有，则将增加电路中所需触发器的数目。
3、Mealy型和Moore型同步时序电路的主要区别是什么？答：Mealy型电路是将过去的输入转换成状态后与输出建立联系，当前的输入直接和输出建立联系。
Moore型电路则是将全部输入转换成电路状态后再和输出建立联系。
六、实验感想：第三次试验一、实验名称：异步时序逻辑电路设计二、实验目的：熟悉并掌握脉冲异步时序逻辑电路的分析方法，加深对异步时序逻辑电路的理解。
掌握电平异步逻辑电路实验的设计方法及如何消除临界竞争。
三、实验所用仪器和组件：双J-K触发器芯片二片，型号为74LS7二输入四与门芯片一片，型号为74LS08二输入四与非门二片，型号为74LS00六门反相器一片，型号为7LS04三输入三与非门二片，型号为74LS10四、实验设计方案级逻辑图：用电平异步时序逻辑电路实现下降沿触发的D触发器（无空翻），典型的输入输出时间图如下：X2(CP) ：X1(D) ：Z(Q) ：（1）建立原始流程表化简原始流程表（2）确定激励函数和输出函数表达式）4（9Y2=Y1=Z=逻辑电路图如下所示：（5）五、思考题：异步时序逻辑电路与同步时序逻辑电路有何区别？、1答：对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。
而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。
对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的。
如何发现电平异步时序逻辑电路中的竞争并消除临界竞争？、2观察当输入信号变化时是否会引起电路中两个或两个以上状态变量发生变答：化，会引起则存在竞争，否则不存在竞争。
若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则是临界竞争。
消除临界竞争主要在状态编码时避免，、容2、相邻状态，相邻分配；有三种方法：1、增加过渡状态，实现相邻分配；3 许非临界竞争，避免临界竞争。
六、实验感想：10第四次试验一、实验名称：常用中规模集成电路的VHDL设计二、实验目的：1、进一步熟悉Lattice公司EDA开发系统ispLEVER软件平台的操作。
2、学习及提高VHDL的设计能力。
3、根据不同的功能要求编写与之对应的优质高效VHDL代码。
三、实验设备与器件：1、DICE-SEM型实验箱2、IspLSI1032下载板3、JTAG下载电缆四、实验内容：设计一个能清0、置数和进位输出的增1/减1的4位二进制计数器，如图所示：输入信号CLR为清0端，信号LD为置数端，将A、B、C、D的输入值送到计数器中，并立即在Qa、Qb、Qc、Qd中输出。
输入信号M为模式选择端，当M=1时加1计数，当M=0时减1计数。
当CP端输入一个上升沿信号时进行一次计数，计数有进位/借位时Qcc端输出一个负脉冲。
VHDL语言代码为：library ieee;use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all ;entity count isport(cp,clr,ld,m : in std_logic;f : in std_logic_vector(3 downto 0);qcc : out std_logic;q : out std_logic_vector(3 downto 0) );end;architecture count of count isbeginprocess(cp , clr , ld)beginqcc <= '1';if ( clr = '0') thenq <=11elsif (ld = '0') thenq <= f;elsif (cp'event and cp = '1') thenif (m = '0') thenif (q =q <= q - 1;elseif (q = I1) then qcc <= '0'; end if;q <= q + 1;end if;end if;end process;end count;设定各输入量的波形，仿真得到下列波形图五、实验感想：12。
