DDR杂谈-training

Termination ON Termination OFF DRAM at Active
DRAM at Standby VTT
Controller DQ BUS Reflection
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DDRII 的新技术[3]:

Post CAS:
原因：内存控制总线的控制状态是有限的，内存
即使在可存取状态时，有时无法同时对不同 的颗粒进行存取，CAS与RAS有时会产生冲突。
Min. Setup time for command/address
Min. Hold time for command/address
0.75ns 0.80ns 0.85ns 0.90ns
0.75ns 0.80ns 0.80ns 0.80ns
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测试波形[3]：
注：1、测量信号的set up time
Single DQS
1.5 , 2 , 2.5 1T TSOP 大 184 Pin / 200 Pin
Differential Strobe DQS
3+ , 4 , 5 Read Latency – 1 FBGA 小 240 Pin / 200 Pin
Intel – i915P & i925X
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--- Summer ^_^
(Strobe – 当总线的数据正确时，使之工作的一种选择信 号;允许电路在其输入端接收数据或在其输出端发送数据)
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Pin 脚定义：
CK– Clock 差分；地址、控制信号、输出（读）数据信号 CKE – Clock Enable 高电平有效；为低时… DM – Data Mask 单向、为高时输入（写）数据掩盖 DQS – Data Strobe 输出端发送（读），输入端接收（写） BA0/1 – Bank Address 选中颗粒状态 RAS#/CAS#/WE# – Row Address / Column Address / Write CS# – Chip Select 认为是命令代码的一部分 VDD/VDDQ – Power Supply / DQ Power Supply +2.5V±0.2V for DDR200,266,333 +2.6V±0.1V for DDR400 6
缺点：焊点和PCB板的接触面积较小，使得芯片PCB
板传热相对困难；且由于TSOP的封装方式，使内存 在超过200MHz后过长的管脚会产生很高的阻抗和寄 生参数。严重影响了内存的稳定性和频率的提升。
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DDR vs DDRII (2):
封装：
DDRII – FBGA (Fine-Pitch Ball Grid Array) 优点：引脚内部封装，使芯片颗粒的实际
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DDRII 的新技术[2]:
ODT (On-Die Termination) – 内建核心的终结电阻器
DDR – 终结电阻： 作用：为了防止数据线终端的反射信号，需要一定阻 值的终结电阻,终结电阻的大小决定了数据线的 信噪比和反射率；阻值过大 =〉线路 的信噪比 较高，但信号反射严重；阻值小 =〉减小信号 反射，但信噪比下降。 DRAM DRAM at at 内存兼容问题 Active Standby VTT 终结电阻位于M/B上
DDR 工作步骤：

内存控制电路:

（一般在北桥芯片组中）发出行地址选择信号（RAS）和列地址 选择信号（CAS）来指定哪一块存储体将被访问,这种两坐标寻 址方式决定了在访问一个单元的时候，与其相同行地址的其他 单元同样会被充电激活

内存基本工作步骤：

系统预读数据 保存在内存单元队列 存 传输到CPU系统处理 SDRAM
（第二代同步双倍速率动态随机存储存取器）
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DDR 发展表：
JEDEC –Joint Electronic Device Engineering Council
DDRII SDRAM
DDR SDRAM RAM
DRAM
3
SDRAM
Memory 比较：
RAM
开机时，所有正 在运行的数据、程 序放置其中，并可 随时进行修改、存 取
400/533/667 MHz 200/266/333 MHz 100/133/166 MHz
数据传输率
接口频率 内存频率
200/266/333/400 MHz 100/133/266/200 MHz 100/133/266/200 MHz
Data Strobe
CAS Latency Write Latency 封装 发热量 针脚模组
分别取上升和下降延； 2、采样周期要大于300 Acps； 3、记录最小值； 4、运行3D Mark。
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测试波形[4]：
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BUG – 8375X
During 8375X DDR test, clock signal of CLK_DDR4 & CLK_DDR4# act abnormally, it’s frequency float between 161.8MHz to 562.3MHz and voltage of this CLK signal only is half of normal one. Maybe this phenomenon is cause of DDR fail
SI Training
：让每个人都有收获
DDR 雜談
Author: Summer ^-^
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名词解释：
RAM – Random Access Memory SDRAM – Synchronous Dynamic RAM DDR SDRAM – Double Data Rate SDRAM DDRII SDRAM – Double Data Rate II Synchronous Dynamic Random Access Memory
占用面积较小。Pin脚连接短，电气性能好， 不易受干扰，会带来更好的散热及超频性能。 为DDR2内存的稳定工作与未来频率的发展提 供了良好的保障。
缺点：成本高，
操作相对较难。
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DDR vs DDRII (3):
电压：
DDR : +2.5V±0.2V for DDR200,266,333
+2.6V±0.1V for DDR400 DDRII : +1.8V± 0.1V 提供了明显的更小的功耗与更小的发热量
r r
I/O Buffers
r
Memory Cell Array
r
I/O Buffers
2r
DDRII完全实现了在不降低总频率 的情况下，将核心频率降低到100MHz， 从而很轻松实现更小的发热量，及更低 的电压的要求。 18
DDR vs DDRII (1):
性能 -- 带宽 操作延迟 -SDRAM组成：存储单元阵列 、输入/输出缓存器、 电源电路 、刷新电路 整个操作过程存在两种时间延迟： 建立行/列地址所需要的时间延迟； 建立两种行地址和列地址之间的最小时间间隔
传输到内存I/O缓 DDR
Memory Cell Array
I/O
Data Bus
Buffers
Memory Cell Array
I/O
Data Bus
Buffers
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SI 测试项目[1]：
DC Character:
Address&Control Signal
定义 (Add&Con)
DDR333/400 DDR200/266
Controller DQ Bus Reflection
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DDRII 的新技术[2]:
DDRII – 内建终结电阻器
原理：在DRAM颗粒工作时，把终结电阻器关掉；而
对于不工作的DRAM颗粒，则打开终结电阻器， 以吸收电路终端的多余信号、减少信号的反射
优势：1. 降低主板成本，简易PCB设计；
2. 与颗粒“特性”相符，使DRAM处于最佳状态
Data Signal
定义(Data)
DDR333/400 DDR200/266
参数
允许的最大振幅– Overshoot 允许的最大振幅– Undershoot Overshoot与VDD组成面积必须要≤ Undershoot与GND组成面积必须要≤
TBD TBD TBD TBD
VDD+1.5V -1.5V 4.5V-ns 4.5V-ns
信号变化：
DQS – Data Strobe DDR : 单端信号传输 DDR II : 差分信号传输
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DDRII 的新技术[1]:
OCD (Off-Chip Driver) –
离线驱动调整
DDRII通过调整上拉 (pull-up) /下拉 (pull-down)的电阻值使 两者电压相等。 V pull-up = V pull-down 通过减少DQ-DQS的倾斜来 提高信号的完整性，且通 过控制电压来提高信号品 质。
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DDR & DDRII 大 比 拼
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内存的性能公式：
速度=宽度x频率
速度：表示内存的性能（MB/S) 宽度：表示内存接口的宽度（Bits) 频率：表示数据传输的频率（MHz)
提高内存传输数据的频率？ 增加内存接口的宽度？ 同时提升？
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DDRII 工作原理：
DDR DDRII
Memory Cell Array
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优点
缺点
电容本身有漏电问 需持续电力提供， 题，因此必须每几微秒 一旦系统断电，存 就要刷新一次，否则数 放的所有数据和程 据会丢失。(存取时间 序都会自动清空， 和放电时间一致，约为 且无法恢复 2~4ms)
DDR 特点：