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如何编写Testbench

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2 如何编写Testbench1) 何时使用initial和alwaysinitial和always 是2个基本的过程结构语句，在仿真的一开始即开始相互并行执行。

通常被动的检测响应使用always语句，而主动的产生激励使用initial语句。

initial和always的区别是always 语句不断地重复执行，initial语句则只执行一次。

但是，如果希望在initial里的多次运行一个语句块，怎么办？这时可以在initial里嵌入循环语句（while，repeat，for，forever 等），如：initialbeginforever /* 无条件连续执行*/begin……endend其它循环语句请参考一些教材，这里不作赘述。

另外，如果希望在仿真的某一时刻同时启动多个任务，可以使用fork....join语句。

例如，在仿真开始的 100 ns 后，希望同时启动发送和接收任务，而不是发送完毕后再进行接收，如下所示：initialbegin＃100 ;fork /*并行执行 */Send_task ;Receive_task ;joinEnd2) 如何作多种工作模式的遍历测试如果设计的工作模式很多，免不了做各种模式的遍历测试，而遍历测试是需要非常大的工作量的。

我们经常遇到这样的情况：很多时候，各种模式之间仅仅是部分寄存器配置值的不同，而各模式间的测试都是雷同的。

有什么方法可以减轻这种遍历测试的工作量？不妨试试for循环语句，采用循环变量来传递各种模式的配置值，会帮助减少很多测试代码，而且不会漏掉每一种模式.initialbeginfor ( i = 0 ; i < m ; i = i + 1 ) /*遍历模式1至模式m*/for ( j = 0 ; j < n ; j = j +1 ) /*遍历子模式1至子模式n */begincase ( j ) /* 设置每种模式所需的配置值 */0 : 配置值＝ a ;1 : 配置值＝ b ;2 : 配置值＝ c ;……endcase/*共同的测试向量*/endend3) 如何加速问题定位过程在这部分里，通过一些实际例子，介绍在出现问题时如何借助 testbench 加快问题的定位过程。

1、监测内存分配内存分配和回收示意图在这个例子里，假设总共有2K的内存块，希望在测试程序里监测内存分配和回收的块号是否正确，监测是否存在同一块号重复分配、重复回收的情况。

设置一个 2K位的变量对内存的使用情况进行记录，每一位对应一个内存块，空闲的块号记为1，被占用的块号记为0。

该变量的初始值为全1，当分配一个块号出去时先判断该位是否为空闲，若是空闲则将该位设置为被占用，否则就为重复分配错误。

相反，当回收一个块号时，先判断该位是否被占用，若是被占用则将该位设置为空闲，否则就为重复回收错误。

程序如下：always @(posedge Clk or negedge Rst )beginif ( Rst == 1'b0 )Mem_status <= 2048 {1'b1} ;elsebeginif ( 层次路径 . rd ) /* 监测内存分配，block_rd 是分配的内存块号*/if ( Mem_status [ block_rd ] == 1'b1 )Mem_status [ block_rd ] <= 1'b0 ;elsebegin$display ( "Error! 重复分配同一内存块！ ") ;$stop ;endif ( 层次路径 . wr ) /* 监测内存回收，block_wr 是回收的内存块号*/if ( Mem_status [ block_wr ] == 1'b0 )Mem_status [ block_wr ] <= 1'b1 ;elsebegin$display ( "Error! 重复回收同一内存块！ ") ;$stop ;endendEnd2、监测内部接口如果你是位验证工程师，在做芯片级的仿真时，相信你会或曾遇到过这样的问题：在一个端口输入了激励数据，但另一端口却得不到正确的响应，而且这条路径涉及到很多模块和很多个不同设计者，为了定位问题，你可能很盲目地逐个找来设计人员，逐个模块地记录仿真波形，到解决问题时，可能几天已经过去了。

我们都知道，如果问题定位在越小的范围，就越便于解决问题。

所以，我们可以把模块接口间交换的数据记录到文件里，当出现问题时，就可以查看各接口的记录数据，看问题到底出现在哪个区间，简单地查看记录文件后，你就明确该找那位designer来解决问题。

3、记录有用的DEBUG信息记录有用的debug信息，输出到标准的I/O设备上（屏幕或文件），会给你的debug带来很大的便利，由上面的例子也可见一斑，在检测到有错误时也可使用$stop令仿真停下来。

值得注意的是，UNIX系统只有32个I/O，每个输出文件占用1个I/O设备号，其中第1个是屏幕显示，设备号是32'b1，其它I/O设备号由输出文件占用，一个信息可同时输出到屏幕和文件，如：initialbeginPtr_log = $fopen ("log.txt ") ; /* 创建一个文件，获得文件指针 */Ptr_log = Ptr_log | 32'b1 ; /* 指针同时指向 log.txt 文件和屏幕 */endalways @（……）begin$fwrite ( Ptr_log, "useul message ",……) ; /*信息除了记录到文件同时，还显示到屏幕*/……end虽然记录文件会给debug带来很多便利，但文件操作会降低仿真的速度，因此应当适可而止。

另外写文件通常有2种方式，不同的仿真工具有所差异。

一种是每写一个字节打开关闭一次文件，如Verilog-XL。

另一种是先把字符暂存到内存，等累积到一定数量（如8K字节）后再通过DMA方式把字符从内存写到文件，如Verilog-NC。

因此，后一种方式就大大地降低了文件的操作次数，有利于提高仿真速度。

3 编写Testbench的一些高级技巧Verilog HDL提供很多方便和高效的建模语句，这在大多数参考书上都有介绍，在这节，只介绍一些参考教材很少介绍而较有用的建模语句。

1) force 和 release望文生义，force即是可以对变量和信号强制性地赋予确定的值，而release就是解除force的作用，恢复为驱动源的值。

例如：wire a ;assign a = 1'b0 ;initialbegin#10 ;force a = 1'b1 ;#10release a ;end在10 ns时，a 的值由0变为1，在20ns时，a 的值又恢复为0 。

force 和release并不常用，有时，可以利用它们和仿真工具做简单的交互操作。

例如，Verilog-XL的图形界面可以方便的将一个信号或变量force 为0或1，在Testbench里，可以检测变量是否被force为固定的值，当被force为固定的值时就执行预定的操作，实现了简单交互操作。

2) 事件事件有些类似于任务。

首先需要定义一个事件，而事件可以作为敏感变量激活一个语句块的操作，事件可由“－>”符号进行触发，如下例：event e1 ; /*定义一个事件*/always @( e1 ) /*事件e1 作为敏感变量*/begin.....endinitialbegin—> e1 ; /*创建事件e1来触发上面的always语句*/.....end事件（event ）与任务（task）的区别是：执行事件触发后可以立即继续往下执行语句，只起一个触发作用，至于被触发的事件何时执行完毕并不影响程序继续执行。

而调用一个任务后，必须等待任务完成才能返回控制权。

3) 模块参数当一个模块引用另外一个模块时，高层模块可以改变低层模块用parameter定义的参数值，改变低层模块的参数值可采用以下两种方式：1)defparam 重定义参数语法：defparam path_name = value ;低层模块的参数可以通过层次路径名重新定义，如下例：module top ( .....)input....;output....;defparam U1 . Para1 = 10 ; /*修改实例 U1 模块中的para1 */M1 U1 (..........);endmodulemodule M1(....);parameter para1 = 5 ;input...;output...;......endmodule在上例中，模块M1参数 para1 的缺省值为5，而模块top实例了M1后将参数的值改为10。

2) 实例化时传递参数在这种方法中，实例化时把参数传递进去，如下例所示：module top ( .....)input....;output....;M1 ＃( 10 ) U1 (..........);endmodule在该例中，用#( 10 )修改了上例中的参数para1，当有多个参数时，用逗号隔开，如＃( 10 , 5 ,3 )传递了3个参数值。

模块参数的方法使得模块的重用性更强，当需要在同一个设计中多次实例化同样的模块，只是参数值不同时，就可以采用模块参数的方式，而不必只因为参数不同产生了多个文件。

4) 其他要注意的几个点4) 注意@与wait的区别@都是使用沿触发。

wait语句都是使用电平触发。

5) 注意$sreadmemb(h)与$readmemb(h)的区别$sreadmemb(Memory, StartAddr, FinishAddr, String , ……) ：读字符串到Memory。

$readmemb("File", Memory [, StartAddr, [FinishAddr]]) ：读取的第一个数字存储在地址StartAddr，直到FinishAddr。

6) 常用系统任务$time 返回64位整型时间。

$stime 返回32位整型时间。

$realtime 向调用它的模块返回实型模拟时间。

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verilogtestbench写法

verilogtestbench写法

verilogtestbench写法Verilog测试平台(testbench)技术(⼀) 收藏对设计进⾏功能仿真和时序仿真时，需要给待测模块提供激励输⼊。

对于由Verilog语⾔描述的设计模块，最好的⽅法⾃然同样是⽤Verilog语⾔对待测模块施加激励和检测模块的输出响应。

实际应⽤中，Verilog测试平台(testben ch)就是⽤来提供上述功能的。

Verilog测试平台是⼀个例化的待测(MUT)Verilog 模块，给它施加激励并观测其输出。

由于测试平台是⽤Verilog语⾔描述的，因此可以应⽤到不同的仿真环境中。

待测模块和与之对应的测试平台组成⼀个仿真模型，应⽤这个模型可以在不同的测试环境中⽤相同的激励对待测模块进⾏调试。

下⾯就对不同电路类型分别介绍verilog测试平台的语⾔结构。

⼀、测试平台1.组合电路测试设计组合电路的测试平台时，待测模块及其功能决定了激烈的选择与测试次数。

对于⼀个已有的待测模块，测试平台中需要声明与待测模块输⼊输出端⼝对应的变量。

与输⼊端⼝相连接的变量定义为reg，与输出端⼝相连接的变量定义为wire，例化时将测试平台中声明的变量与待测模块的输⼊输出端⼝相关联。

使⽤initial语句控制程序运⾏，initial语句是⼀种过程结构，在initial块中可使⽤延迟控制语句来控制initial块中的程序流动。

这⾥对⼀个简单的算术逻辑单元(ALU)为例进⾏测试，下⾯是该单元Verilog 描述。

/***************************************************************** ********///多动能ALU的Verilog代码'timescale 1ns/100psmodule alu_4bit(a,b,f,oe,y,p,ov,a_gt_b,a_eg_b,a_lt_b);input [3:0] a,b;input [1:0] f;input oe;input [3:0] y;output p,ov,a_gt_b,a_eg_b,a_lt_b; reg [4:0] im_y;always @(a or b or f)beginov=1'b0;im_y=0;case(f)2'b00:beginim_y=a+b;if(im_y>5'b01111)ov=1'b1;end2'b01:beginim_y=a-b;if(im_y>5'b01111)ov=1'b1;end2'b10:im_y[3:0]=a&b;2'b11:im_y[3:0]=a^b;default:im_y[3:0]=4'b0000;endcaseendalways @(a or b)beginif(a>b){a_gt_b,a_ge_b,a_lt_b}=3'b100;else if(a{a_gt_b,a_ge_b,a_lt_b}=3'b001;else{a_gt_b,a_ge_b,a_lt_b}=3'b010;endassign p=^im_y[3:0];assign y=oe?im_y[3:0]:4'bz;endmodule/***************************************************************** ********/模块alu_4bit是四功能的算术逻辑单元，输⼊包括数据信号a、b和功能信号f，输出包括数据信号y和ALU⽣成的奇偶校验信号p、溢出信号ov及⽐较信号。

编写高效率的testbench

编写高效率的testbench

编写高效率的testbench简介：由于设计的规模越来越大也越来越复杂，数字设计的验证已经成为一个日益困难和繁琐的任务。

验证工程师们依靠一些验证工具和方法来应付这个挑战。

对于几百万门的大型设计，工程师们一般使用一套形式验证（formal verification）工具。

然而对于一些小型的设计，设计工程师常常发现用带有testbench的HDL仿真器就可以很好地进行验证。

Testbench已经成为一个验证高级语言(HLL --High-Level Language) 设计的标准方法。

通常testbench完成如下的任务：1.实例化需要测试的设计（DUT）；2.通过对DUT模型加载测试向量来仿真设计；3.将输出结果到终端或波形窗口中加以视觉检视；4.另外，将实际结果和预期结果进行比较。

通常testbench用工业标准的VHDL或Verilog硬件描述语言来编写。

Testbench调用功能设计，然后进行仿真。

复杂的testbench完成一些附加的功能—例如它们包含一些逻辑来选择产生合适的设计激励或比较实际结果和预期结果。

后续的章节描述了一个仔细构建的testbench的结构，并且提供了一个自动比较实际结果与预期结果的进行自我检查的testbench例子。

图1给出了一个如上所描述步骤的标准HDL验证流程。

由于testbench使用VHDL或Verilog来描述，testbench的验证过程可以根据不同的平台或不同的软件工具实现。

由于VHDL或Verilog是公开的通用标准，使用VHDL或Verilog编写的testbench以后也可以毫无困难地重用（reuse）。

图1使用Testbench的HDL验证流程构建TestbenchTestbench用VHDL或Verilog来编写。

由于testbench只用来进行仿真，它们没有那些适用于综合的RTL语言子集的语法约束限制，而是所有的行为结构都可以使用。

因而testbench可以编写的更为通用，使得它们可以更容易维护。

VHDL——如何写简单的testbench

VHDL——如何写简单的testbench

use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;--use ieee.std_logic_unsigned.all;entity cnt6 isport(clr,en,clk :in std_logic;q :out std_logic_vector(2 downto 0) );end entity;architecture rtl of cnt6 issignal tmp :std_logic_vector(2 downto 0); beginprocess(clk)-- variable q6:integer;beginif(clk'event and clk='1') thenif(clr='0')thentmp<="000";elsif(en='1') thenif(tmp="101")thentmp<="000";elsetmp<=unsigned(tmp)+'1';end if;end if;end if;q<=tmp;-- qa<=q(0);-- qb<=q(1);-- qc<=q(2);end process;end rtl;二、六进制计数器testbench的代码signal en :std_logic:='0';signal clk :std_logic:='0';signal q :std_logic_vector(2 downto 0);constant clk_period :time :=20 ns;begininstant:cnt6 port map(clk=>clk,en=>en,clr=>clr,q=>q);clk_gen:processbeginwait for clk_period/2;clk<='1';wait for clk_period/2;clk<='0';end process;clr_gen:processbeginclr<='0';wait for 30 ns;clr<='1';wait;end process;en_gen:processbeginen<='0';wait for 50ns;en<='1';wait;end process;end rtl;--测试平台文件(testbench)的基本结构library ieee;use ieee.std_logic_1164.all;entity test_bench is --测试平台文件的空实体（不需要端口定义) end test_bench;architecture tb_behavior of test_bench iscomponent entity_under_test --被测试元件的声明port(list-of-ports-theri-types-and-modes);end component;begininstantiation:entity_under_test port map(port-associations);process() --产生时钟信号……end process;process() --产生激励源……end process;end tb_behavior;------------------------------------------------------------------- --简单计数程序源码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_unsigned.all;entity sim_counter isport(clk :in std_logic;reset :in std_logic;count :out std_logic_vector(3 downto 0));end entity;architecture behavioral of sim_counter issignal temp :std_logic_vector(3 downto 0);beginprocess(clk,reset)beginif reset='1' thentemp<="0000";elsif clk'event and clk='1' thentemp<=temp+1;end if;end process;count<=temp;end behavioral;------------------------------------------------------------------- --简单计数程序，测试文件代码(testbench)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity counter_tb_vhd is --测试平台实体end counter_tb_vhd;architecture behavior of counter_tb_vhd is--被测试元件（DUT）的声明component sim_counterport(clk :in std_logic;reset :in std_logic;count :out std_logic_vector(3 downto 0));end component;--输入信号signal clk:std_logic:='0';signal reset :std_logic:='0';--输出信号signal count :std_logic_vector(3 downto 0);constant clk_period :time :=20 ns; --时钟周期的定义begindut:sim_counter port map(clk=>clk,reset=>reset,counter=>counter);clk_gen:processbeginclk='1';wait for clk_period/2;clk='0';wait for clk_period/2;end process;tb:process --激励信号beginwait for 20 ns;reset<='1';wait for 20 ns;reset<='0';wait for 200 ns;wait; --will wait forever;end process;end;--激励信号的产生方式--1.以一定的离散时间间隔产生激励信号的波形--2.基于实体的状态产生激励信号，也就是说基于实体的输出响应产生激励信号--两种常用的复位信号--1.周期性的激励信号，如时钟--2.时序变化的激励型号，如复位--eg.产生不对称时钟信号w_clk<='0' after period/4 when w_clk='1' else'1' after 3*period/4 when w_clk='0' else'0';--eg.产生堆成时钟信号，process语句clk_gen1:processconstan clk_period := 40 ns;beginclk='1';wait for clk_period/2;clk='0';wait for clk_period/2;end process;四、如果自己不想写这些testbench的这些固定格式，可以在quartus 里自动生成testbench文件的模板，然后往里面写信号就行了步骤：processing->start->start test bench template write这里需要注意的是要在仿真选项里选择一个仿真工具，然后才会生成testbench自动生成的testbench模板格式如下：-- Copyright (C) 1991-2008 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions-- and other software and tools, and its AMPP partner logic-- functions, and any output files from any of the foregoing-- (including device programming or simulation files), and any-- associated documentation or information are expressly subject-- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including,-- without limitation, that your use is for the sole purpose of-- programming logic devices manufactured by Altera and sold by-- Altera or its authorized distributors. Please refer to the-- applicable agreement for further details.-- ***************************************************************************-- This file contains a Vhdl test bench template that is freely editable to-- suit user's needs .Comments are provided in each section to help the user -- fill out necessary details.-- ***************************************************************************-- Generated on "03/13/2011 20:05:04"-- Vhdl Test Bench template for design : cnt6---- Simulation tool : ModelSim (VHDL)--LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY cnt6_vhd_tst ISEND cnt6_vhd_tst;ARCHITECTURE cnt6_arch OF cnt6_vhd_tst IS-- constants-- signalsSIGNAL clk : STD_LOGIC;SIGNAL clr : STD_LOGIC;SIGNAL en : STD_LOGIC;SIGNAL q : STD_LOGIC_VECTOR(2 DOWNTO 0);COMPONENT cnt6PORT (clk : IN STD_LOGIC;clr : IN STD_LOGIC;en : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT;BEGINi1 : cnt6PORT MAP (-- list connections between master ports and signalsclk => clk,clr => clr,en => en,q => q);init : PROCESS-- variable declarationsBEGIN-- code that executes only onceWAIT;END PROCESS init;always : PROCESS-- optional sensitivity list-- ( )-- variable declarationsBEGIN-- code executes for every event on sensitivity list WAIT;END PROCESS always;END cnt6_arch;。

Testbench基本入门

Testbench基本入门

Testbench入门1 编写testbench目的编写testbench的主要目的是为了对使用硬件描述语言（HDL）设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。

编写testbench进行测试的过程如下：1）产生模拟激励（波形）；2）将产生的激励加入到被测试模块并观察其输出响应；3）将输出响应与期望进行比较，从而判断设计的正确性。

2 基本的testbench结构module test_bench；// 通常testbench没有输入与输出端口信号或变量定义声明使用initial或always语句来产生激励波形例化设计模块监控和比较输出响应endmodule简单的testbench的结构通常需要建立一个顶层文件，顶层文件没有输入和输出端口。

在顶层文件里，把被测模块和激励产生模块实例化进来，并且把被测模块的端口与激励模块的端口进行对应连接，使得激励可以输入到被测模块。

端口连接的方式有名称和位置关联两种方式，我们常常使用“名称关联”方式。

3 产生激励的一些描写方式3.1 产生时钟的几种方式1）使用initial方式产生占空比50﹪的时钟initialbeginCLK = 0;#delay;forever#(period/2) CLK = ~CLK;end注意：一定要给时钟赋初始值，因为信号的缺省值为z，如果不赋初值，则反相后还是z，时钟就一直处于高阻z状态。

产生的时钟信号如下图所示：2）使用always方式initialCLK = 0;always#(period/2) CLK = ~CLK;3)使用repeat产生确定数目的时钟脉冲initialbeginCLK = 0;repeat(6)#(period/2) CLK = ~CLK;end该例使用repeat产生3个时钟脉冲，产生的波形如下：4）产生占空比非50﹪的时钟initialCLK = 0;alwaysbegin#3 CLK = ~CLK;#2 CLK = ~CLK;end3.2 产生复位信号的几种形式1）异步复位initialbeginRst = 1;#100;Rst = 0;#500;Rst = 1;end2）同步复位1initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿Rst = 0;#30;@(negedge CLK); // 等待时钟下降沿Rst = 1;end2）同步复位2initialbeginRst = 1;@(negedge CLK); // 等待时钟下降沿repeat (3) @(negedge CLK); // 经过3个时钟下降沿Rst = 1;end4 testbench实例4.1 2-4解码器实例module dec2x4(A, B, Enable, Z);input A, B, Enable;output[3:0] Z;reg [3:0] Z_o;assign Z = Z_o;always@(A or B or Enable)beginif(Enable == 1'b0)Z_o = 4'b1111;elsecase({A, B})2'b00: Z_o = 4'b1110;2'b01: Z_o = 4'b1101;2'b10: Z_o = 4'b1011;2'b11: Z_o = 4'b0111;default: Z_o = 4'b1111;endcaseendendmodule测试模块测试模块：：`timescale 1ns/100psmodule testbench;reg a, b, en;wire [3:0] z;//例化被测试模块dec2x4 DUT(.A(a),.B(b),.Enable(en),.Z(z));//产生输入激励initialbeginen = 0;a = 0;b = 0;#10 en = 1;#10 b = 1;#10 a = 1;#10 b = 0;#10 a = 0;#10 $stop;end//显示输出结果always@(en or a or b or z)begin$display("At time %t, input is %b%b%b, output is %b", $time, a, b, en, z);endendmodule下面是测试模块执行时产生的输出和功能仿真波形：4.2 时序检测器下面是一个时序检测器的验证实例。