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Verilog HDL培训(3)_如何编写TESTBENCH

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08:291如何编写TESTBENCH计算机学院微电子所627室陈海燕08:292主要内容Verilog 对验证的支持系统函数和系统任务如何编写模块的TESTBENCH08:293系统任务和系统函数是Verilog中预先定义好的，用于调试和编译预处理的任务或函数。

以$开头，用于控制和检测仿真模拟过程主要有：（1）用于获取仿真时间的系统函数（2）支持文本输出（检测信号、显示信号）的系统任务（3）用于文件输入、输出操作的系统任务（4）用于暂停和退出仿真的系统任务（5）用于产生随机数的系统任务08:294获取当前仿真时间的系统函数$time，$realtime，$stime：返回当前仿真时间。

$time返回一个64位的整数时间值，$realtime返回的结果是实数时间值,是更为精确的仿真时间 $stime返回一个32位整数时间值。

（对大于232的时间，返回模232的值。

使用它可以节省显示及打印空间。

）这些函数的返回值使用调用模块中`timescale 定义的模块仿真时间尺度为单位08:295例..\..\verilog_example\Dec2x4.v..\..\verilog_example\Dec_Test.v # At time 0, input is 0,0,0, output is,xxxx # At time 4, input is 0,0,0, output is,1111# At time 10, input is 0,0,1, output is,1111# At time 13, input is 0,0,1, output is,0111# At time 20, input is 1,0,1, output is,0111# At time 23, input is 1,0,1, output is,0101# At time 26, input is 1,0,1, output is,1101# At time 30, input is 1,1,1, output is,1101# At time 33, input is 1,1,1, output is,1100# At time 36, input is 1,1,1, output is,1110# At time 40, input is 0,1,1, output is,1110# At time 44, input is 0,1,1, output is,1011# At time 50, input is 0,0,1, output is,1011# At time 54, input is 0,0,1, output is,011108:296Verilog 支持的文本输出的系统任务显示任务：用于仿真模拟期间显示信息。

$display$write$strobe$monitor08:297$display$display输出参数列表中信号的当前值。

语法：$display([“format_specifiers”,] <argument_ list>); $display 输出时会自动换行。

$display ($ time, “%b \t %h \t %d \t %o”, sig1, sig2, sig3, sig4);$display ($ time, “%b \t”, sig1, “%h \t”, sig2, “% d \t”, sig3, “%o”, sig4); $display 支持二进制、八进制、十进制和十六进制。

缺省基数为十进制。

$display (sig1, sig2, sig3, sig4);$displayb (sig1, sig2, sig3, sig4);$displayo (sig1, sig2, sig3, sig4);$displayh (sig1, sig2, sig3, sig4);显示格式符08:299显示格式符如没有特定的参数格式说明，$display ，$write ，缺省值格式为十进制。

$displayb ，$writeb;//二进制$displayo ，$writeo;//八进制$displayh ，$writeh;//十六进制例$display(“signal1=%b,signal2=%h ”,signal1, signal2);$write(“signal1=%b,signal2=%h\n ”, signal1, signal2);08:2910$write打印任务$write $write 与$display 相同，不同的是不会自动换行。

$write($time, “%b \t %h \t %d \t %o\t/n ”,sig1, sig2, sig3, sig4);$write 缺省为十进制。

$writeb$writeo$writeh08:2911$strobe选通任务$strobe$strobe（/$strobeb /$strobeo /$strobeh）选通监视，提供一种显示数据的机制，在所有同一时间单元内赋值语句执行完毕后才执行。

定义使用时的参数定义与$display有相同的参数列表格式不同的是：$display显示的变量值是执行到该语句时变量的值，而$strobe显示的是执行该语句的仿真时刻的所有语句执行完后的结果。

(<=)例..\verilog_example\strobe_use.v显示信号值module textio;08:2913仿真结果# 0 xxxxxxxx x # 10 20# 10 30# 000000000000000f 00000010 1$monitor08:2915$monitor —监视信号值（2）将$monitor 写到initial 块中就可以在整个仿真过程对指定的变量值进行监测。

与$display 不同，在仿真过程中只能有一个$monitor 起作用，后面的$monitor将覆盖前面的$monitor。

monitoron和monitoroff任务用来启动和关闭监控功能。

仿真开始时，仿真器的默认状态是monitoron08:2916$monitor —监视信号值（3）$monitor是唯一的不断输出信号值的系统任务。

$monitor和$strobe一样，显示参数列表中信号的稳定状态值，也就是在仿真时间前进之前显示信号。

在一个时间步中，参数列表中信号值的任何变化将触发$monitor 。

但$time,$stime,$realtime不能触发。

任何后续的$monitor覆盖前面调用的$monitor。

只有新的$monitor的参数列表中的信号被监视，而前面的$monitor的参数则不被监视。

可以用$monitoron和$monitoroff系统任务控制持续监视，使用户可以在仿真时只监视特定时间段的信号。

08:2917显示层次利用前面任一显示系统任务中的%m 格式选项，可以显示任何级别的层次 %m 选项无需参数见下例..\..\verilog_example\Display_m_top.v ..\..\verilog_example\Display_m_top.v08:2918文件操作系统任务写文件读文件08:2919写文件操作任务（1）用于写文件的系统任务（1）文件的打开和关闭：$fopen,$fclose 语法表达方式：$fopen(“filename ”);//descriptor=$fopen(“filename ”);//32位整数$fclose(descriptor);descriptor 是使用该任务前预先定义好的文件描述符，用于标识一个打开的文件，系统函数根据$fopen 指定参数打开文件，并返回一个32位的无符号数给描述符descriptor 。

如果文件打开失败（如未找到该文件等），返回给描述符的值为0。

Verilog 允许同时打开230个文件。

以$f开始的显示系统任务将输出写入与descriptor 相对应的文件中。

08:2920写文件操作任务（2）（2）四个格式化显示任务($display, $write, $monitor, $strobe ）都有相对应的任务用于向指定文件输出$fdisplay/$fwrite/$fmonitor/$fstrobe（3）第一个参数是文件指针，其余为带有参数表的格式定义，与对应的显示任务相同$fdisplay (descriptor,“signal1=%b,signal2=%h ”,signal1,signal2);$fwrite (descriptor,“signal1=%b,signal2=%h ”,signal1,signal2);$fmonitor(descriptor,“signal1=%b,signal2=%h ”,signal1,signal2);$fstrobe(descriptor,“signal1=%b,signal2=%h ”,signal1,signal2);//descriptor 就是$fopen 的返回值08:292108:2922写文件操作任务（3）实例：文件的写入操作..\verilog_example\writetofile.v 结果08:2923读文件系统任务（1）$readmemb,$readmemh分别用于将文件中的二进制或十六进制数读到存储器(即寄存器数组中)语法表达方式:$readmemb(“filename ”,memname[,start address][,finish address];$readmemh(“filename ”,memname[,start address][,finish address];文件格式：必须是二进制或十六进制数，数与数之间用空白符隔开，一个数之间可用下画线，08:2924读文件系统任务（2）例reg[7:0] mem[1:256];$readmemh(“mem.data ”,mem);$readmemh(“mem.data ”,mem,16);$readmemh(“mem.data ”,mem,128,1);读文件系统任务（08:2926暂停和退出仿真的任务$stop 暂停仿真过程表达形式:$stop;//同stop(0);暂停时不输出任何信息$stop(n);//n=0,1,2;//stop(1)暂停时输出当前仿真时刻和暂停处在程序中的位置;//stop(2):除了完成stop(1),还给出运行统计数//据行,如仿真程序占用内存大小和CPU 时间$finish 退出仿真过程，返回主操作系统表达形式: $finish;//同finish(1)$finish(n);//n=0,1,2;,含义同$stop 的参数n08:2927随机函数$random一般使用方式:$random %b,其中b>0，给出范围在（-b+1,b-1)中的随机数number=$random;//返回一个32位的有符号随机数number=$random(seed);//每次调用会根据不同seed ，返回不同的随机数seed 是一个种子变量,用于控制$random 返回的数,用作seed 的参数必须是寄存器、整数、或时间变量，并在调用$random 之前要为这个变量赋值。

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verilogtestbench写法

verilogtestbench写法

verilogtestbench写法Verilog测试平台(testbench)技术(⼀) 收藏对设计进⾏功能仿真和时序仿真时，需要给待测模块提供激励输⼊。

对于由Verilog语⾔描述的设计模块，最好的⽅法⾃然同样是⽤Verilog语⾔对待测模块施加激励和检测模块的输出响应。

实际应⽤中，Verilog测试平台(testben ch)就是⽤来提供上述功能的。

Verilog测试平台是⼀个例化的待测(MUT)Verilog 模块，给它施加激励并观测其输出。

由于测试平台是⽤Verilog语⾔描述的，因此可以应⽤到不同的仿真环境中。

待测模块和与之对应的测试平台组成⼀个仿真模型，应⽤这个模型可以在不同的测试环境中⽤相同的激励对待测模块进⾏调试。

下⾯就对不同电路类型分别介绍verilog测试平台的语⾔结构。

⼀、测试平台1.组合电路测试设计组合电路的测试平台时，待测模块及其功能决定了激烈的选择与测试次数。

对于⼀个已有的待测模块，测试平台中需要声明与待测模块输⼊输出端⼝对应的变量。

与输⼊端⼝相连接的变量定义为reg，与输出端⼝相连接的变量定义为wire，例化时将测试平台中声明的变量与待测模块的输⼊输出端⼝相关联。

使⽤initial语句控制程序运⾏，initial语句是⼀种过程结构，在initial块中可使⽤延迟控制语句来控制initial块中的程序流动。

这⾥对⼀个简单的算术逻辑单元(ALU)为例进⾏测试，下⾯是该单元Verilog 描述。

/***************************************************************** ********///多动能ALU的Verilog代码'timescale 1ns/100psmodule alu_4bit(a,b,f,oe,y,p,ov,a_gt_b,a_eg_b,a_lt_b);input [3:0] a,b;input [1:0] f;input oe;input [3:0] y;output p,ov,a_gt_b,a_eg_b,a_lt_b; reg [4:0] im_y;always @(a or b or f)beginov=1'b0;im_y=0;case(f)2'b00:beginim_y=a+b;if(im_y>5'b01111)ov=1'b1;end2'b01:beginim_y=a-b;if(im_y>5'b01111)ov=1'b1;end2'b10:im_y[3:0]=a&b;2'b11:im_y[3:0]=a^b;default:im_y[3:0]=4'b0000;endcaseendalways @(a or b)beginif(a>b){a_gt_b,a_ge_b,a_lt_b}=3'b100;else if(a{a_gt_b,a_ge_b,a_lt_b}=3'b001;else{a_gt_b,a_ge_b,a_lt_b}=3'b010;endassign p=^im_y[3:0];assign y=oe?im_y[3:0]:4'bz;endmodule/***************************************************************** ********/模块alu_4bit是四功能的算术逻辑单元，输⼊包括数据信号a、b和功能信号f，输出包括数据信号y和ALU⽣成的奇偶校验信号p、溢出信号ov及⽐较信号。

Verilog仿真文件testbench编写样例

Verilog仿真文件testbench编写样例

Verilog 仿真文件testbench编写样例`timescale 1ns/100psmodule testbench;localparam DATA_WIDTH = 32;localparam CLK_100_PERIOD = 5;localparam CLK_200_PERIOD = 2.5;localparam SIM_TIME = 150000;localparam ;localparam ;reg clk_100, clk_200;wire clk;assign clk = clk_100;alwaysbeginclk_100 = 0;forever #CLK_100_PERIOD clk_100 = ~clk_100;endalwaysbeginclk_200 = 0;forever #CLK_200_PERIOD clk_200 = ~clk_200;endreg rstn;integer fp_testin;integer fp_matlab_out;integer fp_sim_out;integer fp_outdiff;reg signed [DATA_WIDTH/2-1:0] matlab_in_re, matlab_in_im;reg signed [DATA_WIDTH/2-1:0] matlab_out_re, matlab_out_im;reg signed [DATA_WIDTH/2-1:0] matlab_diff_re, matlab_diff_im;reg signed [DATA_WIDTH/2-1:0] matlab_diff_re2, matlab_diff_im2;reg signed [DATA_WIDTH/2-1:0] max_diff_re, max_diff_im;initial beginmax_diff_re = 0;max_diff_im = 0;rstn = 0;#500rstn = 1;#SIM_TIMEsim_finish();$stop();endtask sim_finish;beginif(fp_testin!=0)$fclose(fp_testin);if(fp_matlab_out!=0)$fclose(fp_matlab_out);if(fp_sim_out)$fclose(fp_sim_out);if(fp_outdiff!=0)$fclose(fp_outdiff);endendtaskinitialbeginfp_testin = 0;fp_testin=$fopen(&quot;txt_file/input_data.txt&quot;,&quot; r&quot;);if(fp_testin==0)begin$display(&quot;input_data.txt open failed!&quot;); sim_finish();$stop();endelse begin$fscanf(fp_testin,&quot;%d, %d\n&quot;,matlab_in_re,matlab_in_im); endfp_matlab_out = 0;fp_matlab_out =$fopen(&quot;txt_file/matlab_out.txt&quot;,&quot; r&quot;);if(fp_matlab_out==0)begin$display(&quot;fp_matlab_out.txt openfailed!&quot;);sim_finish();$stop();endelse begin$fscanf(fp_matlab_out,&quot;%d, %d\n&quot;,matlab _out_re,matlab_out_im);endfp_sim_out = 0;fp_sim_out =$fopen(&quot;txt_file/modelsim_out.txt&quot;,&quo t;w&quot;);if(fp_sim_out == 0)begin$display(&quot;modelsim_out_re.txt openfailed!&quot;);sim_finish();$stop();endfp_outdiff = 0;fp_outdiff =$fopen(&quot;text_file/outdiff.txt&quot;,&quot;w& quot;);if(fp_outdiff==0)begin$display(&quot;outdiff.txt open failed!&quot;); sim_finish();$stop();endendalways @(posedge clk)beginif(stest_wvalid && stest_wready) //ready to changebeginif(~$feof(fp_testin))$fscanf(fp_testin,&quot;%d, %d\n&quot;,matlab_in_re,matlab_in_im); endelsebeginmatlab_in_re <= matlab_in_re;matlab_in_im <= matlab_in_im;endendalways @(posedge clk_100)beginif(mfc_wready && mfc_wvalid)beginmatlab_diff_re <= mfc_wdata_re - matlab_out_re; matlab_diff_im <= mfc_wdata_im - matlab_out_im; matlab_diff_re2 <= matlab_out_re - mfc_wdata_re ; matlab_diff_im2 <= matlab_out_im - mfc_wdata_im ; if(max_diff_re < matlab_diff_re)beginmax_diff_re <= matlab_diff_re;$display(&quot;max_diff_re:%dmax_diff_im:%d\n&quot;,max_diff_re,max_diff_im); endelse if(max_diff_re < matlab_diff_re2)beginmax_diff_re <= matlab_diff_re2;$display(&quot;max_diff_re:%dmax_diff_im:%d\n&quot;,max_diff_re,max_diff_im); endif(max_diff_im < matlab_diff_im)beginmax_diff_im <= matlab_diff_im;$display(&quot;max_diff_re:%dmax_diff_im:%d\n&quot;,max_diff_re,max_diff_im); endelse if(max_diff_im < matlab_diff_im2)beginmax_diff_im <= matlab_diff_im2;$display(&quot;max_diff_re:%dmax_diff_im:%d\n&quot;,max_diff_re,max_diff_im); end$fscanf(fp_matlab_out,&quot;%d, %d\n&quot;,matlab _out_re,matlab_out_im);$fwrite(fp_sim_out, &quot;%d, %d\n&quot;,mfc_wdata_re,mfc_wdata_im);$fwrite(fp_outdiff,&quot;%d, %d\n&quot;,matlab_diff_re,matlab_diff_i m);endendendmodule。

verilog testbench语法

verilog testbench语法

verilog testbench语法Verilog testbench 是用来对 Verilog 设计进行仿真验证的代码。

它提供了一系列的输入信号和时钟，以及对输出结果的预期值进行比较，以验证设计的正确性。

以下是 Verilog testbench 的基本语法：1. 模块定义：```module testbench_name;// 输入输出信号声明// 实例化需要测试的模块// 给输入信号赋值// 检查输出信号和预期结果是否相符endmodule```2. 时钟定义：```reg clk; // 定义时钟信号always #5 clk = ~clk; // 定义时钟周期```3. 输入信号声明和赋值：```reg input1;wire expected_output;reg [3:0] array_input [7:0];// 给输入信号赋值initial begininput1 = 1'b0;#10;input1 = 1'b1;#10;//...end```4. 实例化需要测试的模块：```// 通过实例化需要测试的模块// 给模块的输入端口连接输入信号// 给模块的输出端口连接输出信号// 在 testbench 中实例化被测试的模块//...```5. 检查输出信号和预期结果：```// 在仿真过程中，通过比较输出信号和预期结果来验证设计的正确性// 根据需要使用相应的比较语句，如 `==`, `!=`, `===`, `!==`, `>`, `<` 等// 在每个时钟周期末检查预期输出结果//...```这些是 Verilog testbench 的基本语法。

在具体的测试中，需要根据设计的功能和需求来给输入信号赋值，并检查输出信号和预期结果是否一致。

Verilog-testbench的写法

Verilog-testbench的写法

数字集成电路设计入门--从HDL到版图于敦山北大微电子学系第十五章Verilog Test Bench使用简介学习内容：•用一个复杂的test bench复习设计的组织与仿真•建立test bench通常使用的编码风格及方法设计组织虚线表示编译时检测输入文件是否存在及可读并允许生成输出文件。

test bench 组织stimulus要验证的设计简单的test bench•简单的test bench 向要验证的设计提供向量，人工验证输出。

•复杂的test bench 是自检测的，其结果自动验证。

复杂的test bench激励验证结果要验证的设计并行块•fork…join块在测试文件中很常用。

他们的并行特性使用户可以说明绝对时间，并且可以并行的执行复杂的过程结构，如循环或任务。

module inline_ tb;reg [7: 0] data_ bus;// instance of DUTinitial forkdata_bus = 8'b00;Time | data_ bus0 | 8’b0000_0000 10 | 8’b0100_0101 30 | 8’b0100_0110 40 | 8’b0100_0111 45 | 8’b1000_1110#10 data_bus = 8'h45;#20 repeat (10) #10 data_bus = data_bus + 1;#25 repeat (5) #20 data_bus = data_bus<< 1;#140 data_bus = 8'h0f;joinendmodule上面的两个repeat循环从不同时间开始，并行执行。

象这样的特殊的激励集在单个的begin…end块中将很难实现。

50 | 8’b1000_1111 60 | 8’b1001_0000 65 | 8’b0010_0000 70 | 8’b0010_0001 80 | 8’b0010_0010 85 | 8’b0100_0100 90 | 8’b0100_0101 100 | 8’b0100_0110 105 | 8’b1000_1100 110 | 8’b1000_1101 120 | 8’b1000_1110 125 | 8’b0001_1100 140 | 8’b0000_1111包含文件•包含文件用于读入代码的重复部分或公共数据。