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杭电计算机组成原理多功能ALU设计实验

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指导教师
评议
成绩评定： 指导教师签名：
（7）记录测试结果。
（接上）
实验内容（算法、程序、步骤和方法）
（1）ALU模块代码，利用三八译码器，将我们将要操作的对象，进行分别的处理。
module ALU_TOP(A,B,F,ZF,OF,ALU_OP);
input [31:0] A,B;
input [2:0] ALU_OP;
output ZF,OF;
3'b010:begin CF=A^B; end
3'b011:begin CF=A~^B; end
3'b100:begin CF=A+B; end
3'b101:begin CF=A-B; end
3'b110:begin CF=(A<B); end
3'b111:begin CF=B<<A; end
endcase
end
endmodule
（3）输出数据选择模块代码，根据实验指导书上的对于32位数据的处理方式。
module CLED(F_LED_SW,LED,F,ZF,OF);
input [31:0] F;
input ZF,OF;
input [2:0] F_LED_SW;
output [7:0] LED;
reg [7:0] LED;
output [31:0] F;
reg [31:0] F;
reg ZF,OF;
reg [5:0] i;
reg C;
reg [32:0] CF;
always @ (ALU_OP or A or B)
begin
case(ALU_OP)
3'b000:begin CF=A&B; end
3'b001:begin CF=A|B; end
Xilinx ISE Design Suite 13.4
实验内容（算法、程序、步骤和方法）
（1）创建工程，编写ALU模块代码。
（2）编写对A、B数据进行选择的模块代码。
（3）编写选择输出数据模块代码。
（4）设置顶层文件，并将三个模块代码导入。
（5）设置输入信号，进行软件仿真并记录仿真波形。
（6）生成BIT文件并下载入FPGA中，进行硬件测试。
default:begin LED[7]=ZF;LED[0]=OF;LED[6:1]=6'b0;end
endcase
end
endmodule
（4）顶层设计模块代码：
module ALU(AB_SW,ALU_OP,F_LED_SW,LED);
input [2:0] AB_SW,ALU_OP,F_LED_SW;
input [2:0] AB_SW;
output [31:0] A,B;
reg [31:0] A,B;
wire [2:0] AB_SW;
always @ ( * )
begin
case(AB_SW)
3'b000:begin A=32'h0000_0000;B=32'h0000_0000;end
3'b001:begin A=32'h0000_0003;B=32'h0000_0607;end
3'b010:begin A=32'h8000_0000;B=32'h8000_0000;end
3'b011:begin A=32'h7FFF_FFFF;B=32'h7FFF_FFFF;end
3'b100:begin A=32'hFFFF_FFFF;B=32'hFFFF_FFFF;end
3'b101:begin A=32'h8000_0000;B=32'hFFFF_FFFF;end
output [7:0] LED;
wire [2:0] AB_SW,ALU_OP,F_LED_SW;
wire [31:0] A,B,F;
wire ZF,OF;
wire [7:0] LED;
Choice C1(AB_SW,A,B);
ALU_TOP A1(A,B,F,ZF,OF,ALU_OP);
CLED C2(F_LED_SW,LED,F,ZF,OF);
wire [31:0] F;
wire [2:0] F_LED_SW;
wire ZF,OF;
always @ ( * )
begin
case(F_LED_SW)
3'b000:LED=F[7:0];
3'b001:LED=F[15:8];
3'b010:LED=F[23:16];
3'b011:LED=F[31:24];
endmodule
数据记录和计算
仿真波形：
结论（结果）
实验的结果满足要求，在板子上正确的体现。数值比较大，我们利用了计算机上的自带的程序员高级计算器验证了我们的实验的正确性。
试验心得与小结
本实验，根据实验报告解决处理32位数据输入的办法，输出的办法，我们可以很好的利用板子的自身的按钮，展开我们的实验，并且需要很好的调用我们编写的各个模块的，在板子上展现出了处理后的正确的结果。面对环境问题的时候我们可以想象出不同的解决的方案，可以代替现有的条件的不足，也是一个比较好的解决的思路。
F[31:0]=CF[31:0];
C=CF[32];
ZF=0;
for(i=0;i<32;i=i+1)
ZF=ZF|F[i];
ZF=~ZF;
OF=A[31]^B[31]^F[31]^C;
end
endmodule
（2）输入数据选择模块代码,根据实验指导书上的对于32位数据的处理方式。
module Choice(AB_SW,A,B);
3'b110:begin A=32'hFFFF_FFFF;B=32'h8000_0000;end
3'b111:begin A=32'h1234_5678;B=32'h3333_2222;end
default:begin A=32'h9ABC_DEF0;B=32'h1111_2222;end
endcase
杭州电子科技大学计算机学院
实验报告
课程名称：计算机组成原理
实验项目：多功能ALU设计实验
指导教师：实验位置：姓 名：班 级：学 号：
日 期：2015年4月29日
实验目的
（1）学习多功能ALU的工作原理，掌握运算器的设计方法。
（2）掌握运用Verilog HDL进行行为描述与建模的技巧和方法。
实验环境

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计算机组成原理实验报告 电子科技大学

计算机组成原理实验报告 电子科技大学

计算机专业类课程实验报告课程名称：计算机组成原理学院专业：计算机科学与工程计算机科学与技术学生姓名：**学号：20120600*****指导教师：吴晓华日期：2014年11月30日实验报告实验一一、实验名称：ALU设计实验二、实验内容和目的：（1）实验内容：设计一个4bit ALU,实现两个4bit二进制数的算术运算和逻辑运算1、算术运算(加、减);2、逻辑运算(与、或、置1、清0);（2）实验目的：1.熟悉ALU的工作原理;2. 掌握用硬件描述语言设计ALU的方法;三、实验原理：利用veilog hdl语言编写实现实验要求的逻辑功能实现代码。

要求实现两个四位二进制数的算数运算和逻辑运算，有三个输入，分别是输入的两个四位二进制数和一个控制信号，有两个输出，分别是仅为信号和运算结果的输出。

考虑到是电路的逻辑代码设计简化，采用case语句来实现。

所有的输入都会对最终的结果和进位输出产生影响。

在连线时，八个开关分为两组，分别控制两个四位二进制数的各位，有五个指示灯，四个显示结果的输出，一个用来显示进位信号。

四、实验器材（设备、元器件）硬件平台：pc软件平台：windows xp五、实验步骤：先利用仿真软件进行程序的编写，编译调试运行，结果无误后，在仿真软件上绑定对应开关和连线，打开电路板电源，进行控制操作，观察指示灯的亮灭情况，根据实际的逻辑结果来验证实验代码及连线的正确性，若与实际结果不相符，检查连线以及实验代码，重新进行处理。

六、实验数据及结果分析：（1）实验代码：module pz(in1,in2,se,count,c); input[3:0] in1,in2;input[2:0] se;output[3:0] count;output c;reg[3:0] count;reg c;always@(in1,in2,se)begincase(se)3'b000:{c,count}=in1+in2;3'b001:{c,count}=in1-in2;3'b010:count=in1 & in2;3'b011:count=in1 | in2;3'b100:count=0000;3'b101:count=1111;default:count=5'bx;endcaseendendmodule（2）实验结果照片：八．实验结论、心得体会和改进建议：（1）思考题：在进行算术运时,7(0111)+8(1000)=11117(0111)- 8(1000)=1111 其输出结果都是1111,为什么?答：因为计算时都采用二进制补码来运算，而前者进行相加的两个数都是正数，其补码为其本身。

ALU

ALU


END PROCESS [进程名]；
例 利用PROCESS语句设计与非门电路。
nandx: PROCESS (a, b) BEGIN y<=a NAND b AFTER 10ns; END PROCESS nandx;
敏感信号表所标明的信号是用来启动进程的。敏感信号表中的信号无论哪
一个发生变化（如由’0’变’1’或由’1’变’0’ ）都将启动该PROCESS语句。

CASE语句
CASE语句的一般格式为： CASE 条件表达式 IS
顺序描述语句
WHEN 条件表达式的值=>顺序处理语句；
WHEN 条件表达式的值=>顺序处理语句； … END CASE；
CASE语句可以用来描述总线或编码、译码的行为，其功
能是从众多不同语句的序列中选择其中之一执行之。
IF语句也具有类似的功能，但CASE语句具有比IF语句更强
通信则一边通过接口由信号传递，一边并行地同步执行。
当选择表达式的值发生变化，便启动该语句对各子句的选择值（条件） 表达式n WHEN 条件n； 进行测试对比，当发现有满足条件的子句时，就将此子句表达式的值
赋予目标信号。
3.与CASE语句相类似，该语句对子句条件选择值具有同期性（非
顺序性）。 4. 不允许有条件重叠现象，也不允许存在条件涵盖不全的情况。
顺序描述语句
例3-8译码器 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY decode3_8 IS PORT(a,b,c : IN STD_LOGIC; g1,g2a,g2b : IN STD_LOGIC; y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decode3_8;
ALU实验报告

ALU实验报告

算术逻辑单元实验报告一、实验目的1、掌握运算器的工作原理。

2、验证运算器的功能。

二、实验原理算术逻辑单元的主要功能是对二进制数据进行定点算术运算、逻辑运算和各种移位操作。

算术运算包括定点加减乘除运算；逻辑运算主要有逻辑与、逻辑或、逻辑异或和逻辑非操作。

ALU通常有两个数据输入端A和B，一个数据输出端Y 以及标志位等。

三、实验要求1、实验设计目标设计一个16位算术逻辑单元，满足以下要求。

（1）16位算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传送。

用3位运算操作码OP[2..0]进行运算，控制方式如下表所示。

(2)设立两个标志寄存器Z和C。

当复位信号reset为低电平时，将这两个标志寄存器清零。

当运算结束后，在时钟clk的上升沿改变标志寄存器Z和C的值。

运算结果改变标志寄存器C、Z的情况如下：加法、减法、加1、减1运算改变Z、C；与、或、非运算改变Z，C保不变；传送操作保持Z、C不变。

因此在运算结束Z、C需要两个D触发器保存。

(3)为了保存操作数A和B，设计两个16位寄存器A和B。

当寄存器选择信号sel=0时，如果允许写信号write=1.，则在诗中clk的上升沿将数据输入dinput送入A 寄存器；当寄存器选择信号sel=1时，如果允许写信号write=1.，则在诗中clk的上升沿将数据输入dinput送入B寄存器。

(4)算术逻辑单元用一个设计实体完成。

2.顶层设计实体的引脚要求（1）clk对应试验台上的时钟（单脉冲）。

（2）reset对应实验台上的CPU复位信号CPU-RST。

（3）数据输入dinput对应试验台开关SD15~SD0。

（4）允许写信号write对应试验台开关SA5.（5）OP[2..0]对应试验台开关SA2~SA0.（6）寄存器选择信号sel对应试验台开关SA4.（7）16为运算结果result对应实验台上的指示灯A15~A0.（8）Z、C标志位对应试验台上的Z、C指示灯。

杭电计组实验3-多功能ALU设计实验

杭电计组实验3-多功能ALU设计实验

杭电计组实验3-多功能ALU设计实验杭州电子科技大学计算机学院实验报告实验项目:课程名称:计算机组成原理与系统结构课程设计姓名: 学号: 同组姓名: 学号: 实验位置(机号):实验日期: 指导教师:一、实验目的(1)学习多功能ALU的工作原理，掌握运算器的设计方法。

(2)掌握运用Verilog HDL进行数据流描述与建模的技巧和方法，掌握运算器的设计方法。

二、实验仪器实验 ISE工具软件内容三、步骤、方法(算(1)启动Xilinx ISE软件，选择File->New Project,输入工程名shiyan2，默认选择后，点法、击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。

程(2)在工程管理区的任意位置右击，选择New Source命令。

弹出New Source Wizard对序、话框，选择Verilog Module,并输入Verilog 文件名shiyan3，点击Next按钮进入下一步，点步骤击Finish完成创建。

和方(3)编辑程序源代码，然后编译，综合;选择Synthesize--XST项中的Check Syntax右击法) 选择Run命令，并查看RTL视图;如果编译出错，则需要修改程序代码，直至正确。

(4)在工程管理区将View类型设置成Simulation，在任意位置右击，选择New Source命令，选择Verilog Test Fixture选项,输入实验名shiyan3_test。

点击Next，点击Finish，完成。

编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。

(5)由于实验三并未链接实验板，所以后面的链接实验板的步骤此处没有。

一，操作过程实验过程和描述:module shiyan3(ALU_OP,AB_SW,OF,ZF,F);reg [31:0]A,B;input [2:0]ALU_OP;input [2:0]AB_SW;操作 wire OF;过程 reg ZF;及结reg [31:0]F;果 output OF;output ZF;output F;reg C32;always@(*)begincase(AB_SW)3'b000: begin A=32'h0000_0000; B=32'h0000_0000; end3'b001: begin A=32'h0000_0003; B=32'h0000_0607; end3'b010: begin A=32'h8000_0000; B=32'h8000_0000; end3'b011: begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end3'b100: begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end3'b101: begin A=32'h8000_0000; B=32'hFFFF_FFFF; end3'b110: begin A=32'hFFFF_FFFF; B=32'h8000_0000; end3'b111: begin A=32'h1234_5678; B=32'h3333_2222; enddefault: begin A=32'h9ABC_DEF0; B=32'h1111_2222; endendcaseendalways@(*)begincase(ALU_OP)3'b000: F<=A&B;3'b001: F<=A|B;3'b010: F<=A^B;3'b011: F<=A~^B;3'b100: {C32,F}<=A+B;3'b101: {C32,F}<=A-B;3'b110: begin if(A<B) F<=32'h0000_0001; else F<=32'h0000_0000; end 3'b111: begin F<=B<<A; enddefault: F<=32'h0000_0000;endcaseendalways@(*)beginif(F===32'h0000_0000)ZF<=1;elseZF<=0;endassign OF=C32^F[31]^A[31]^B[31]; endmodule仿真代码module shiyan3_test;// Inputsreg [2:0] ALU_OP;reg [2:0] AB_SW;// Outputswire OF;wire ZF;wire [31:0] F;// Instantiate the Unit Under Test (UUT) shiyan3 uut (.ALU_OP(ALU_OP),.AB_SW(AB_SW),.OF(OF),.ZF(ZF),.F(F));initial begin// Initialize InputsALU_OP = 0;AB_SW = 0;// Wait 100 ns for global reset to finish #100;// Add stimulus here #100;ALU_OP = 001;AB_SW = 001; #100;ALU_OP = 010;AB_SW = 010; #100;ALU_OP = 011;AB_SW = 011; #100;ALU_OP = 100;AB_SW = 100; #100;ALU_OP = 101;AB_SW = 101; #100;ALU_OP = 110;AB_SW = 110; #100;ALU_OP = 111;AB_SW = 111;end endmodule RTL图二、结果思考题:(2)经过分析，该ALU不能实现MIPS核心指令集的所有指令。