Verilog习题

Verilog习题

一. 简答题

1. 电子电路CAD的基本含义是什么？

2. 利用Protel99进行原理图设计的基本步骤有那些？

3. 归纳总结，Protel99中，画线、画图工具有什么区别？

4. 两个节点通过哪些方法可以实现电气连接?

5. 网单文件中包含哪些内容？

6. 在Protel99的PCB中，有那些主要板层，作用分别是什么？

7. PCB元件布局时应遵守那些原则？

8. 采用CPLD/FPGA设计复杂数字逻辑的一般流程是什么？

9. 论述构成数字系统的基本组成部分有哪些，作用如何？

a) 数字系统是指能进行数字信号的处理、存储、传输，完成某一特定功能的数字电路和软件系统的总和。如计算机。

b) 数字系统硬件主要由各种不同功能的组合逻辑（编码/译码等）和时序逻辑电路（计数器/寄存器/状态计）组合而成 。

c) 系统硬件单元有：（1）CPU:主控单元

（2）RAM:内部数据存储、交换

（3）输入输出设备，通信接口：输入指令、输出结果

d) 软件有： （1）操作系统：完整软件系统

（2）嵌入式系统：简化的操作系统

（3）监控程序：实现简单功能的循环程序

10. 论述数字逻辑EDA设计的一般流程是什么？

系统任务——> 模块划分——> 图形或HDL行为语言描述——> 逻辑前仿真——>

综合——> 综合后仿真——> 布局布线——> 后仿真——> 下装ASIC

11. 举例说明流水线工作原理

a) 所谓流水线就是指把大规模、层次多，延时大的组合逻辑电路分为几个级，在每一级接入寄存器，暂存中间数据，从而增加数据处理能力得方法。

b) K级流水线就是在功能逻辑输入输出间恰好有K组寄存器，上一级输出是下一个输入

二○一○～二○一一学年 第二学期 （A）卷

课程名称 Verilog硬件描述语言 适用专业 2008电信

考试方式 （闭）卷 考试时间 (120) 分钟

题 号 一 二 三 四 五 六 七 总分

得 分

评卷人

备注：所有试题答案必须全部写在试卷答题纸上，试题纸上答题无效。

一、填空题（共26分，每空 2 分）

1． Verilog的基本设计单元是 。它是由 组成，一部分描述 ；

另一部分描述 即定义输入是如何影响 的。

2． 用assign描述的语句我们一般称之为 逻辑，并且它们是属于 语句，即于语句的书写次序 。而用always描述的语句我们一般称之为 逻辑或 逻辑，并且它们是属于 语句，即于语句的书写 。

3． 在case语句中至少要有一条 语句

二、简答题（共15分，每小题5分）

1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？

2. 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？

3. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？

三、改错（15分）

//下述是一个实现四位数的BCD码加法的程序，请把正确的程序写在试卷上

module bcdadd(clk,a,b,c,d,a1,b1,c1,d1,q1,q2,q3,q4,cout)

input clk;

input a,b,c,d,a1,b1,c21,d21[3:0];

output q1,q2,q3,q4[3:0];

output cout;

reg q1,q2,q3,q4; [3:0]

always @( clk, a,b,c,d,a1,b1,c1,d1 )；

begin

verilog数字系统设计教程习题答案

第二章

1.Verilog HDL 既是一种行为描述语言，也是一种结构描述语言。如果按照一定的规则和风格编写代码，就可以将功能行为模块通过工具自动转化为门级互联的结构模块。这意味着利用Verilog语言所提供的功能，就可以构造一个模块间的清晰结构来描述复杂的大型设计，并对所需的逻辑电路进行严格的设计。

2.模块的基本结构由关键词module和endmodule构成。

3.一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

4.Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于：能形式化地抽象表示电路的结构和行为、支持逻辑设计中层次与领域的描述、可借用高级语言的精巧结构来简化电路的描述、具有电路仿真与验证机制以保证设计的正确性、支持电路描述由高层到低层的综合转换、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）、便于文档管理、易于理解和设计重用。

5.不是

6.将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

7.综合工具可以把HDL变成门级网表。这方面Synopsys工具占有较大的优势，它的Design Compile是作为一个综合的工业标准，它还有另外一个产品叫Behavior Compiler，可以提供更高级的综合。

另外最近美国又出了一个软件叫Ambit，据说比Synopsys的软件更有效，可以综合50万门的电路，速度更快。今年初Ambit被Cadence公司收购，为此Cadence放弃了它原来的综合软件Synergy。随着FPGA设计的规模越来越大，各EDA公司又开发了用于FPGA设计的综合软件，比较有名的有：Synopsys的FPGA Express，

作业 1 假设一工厂车间内有 2 个大容器，一端时间内只适用一个。大容器中的液体必须有合 适的温度，即在 25-30c 之间。每个容器有 2 个温度传感器分别感知温度高于 25 度或高于 30 度。两个容器也都有液面过低传感器。当温度过高或过低，或大容器中液面太低时，由蜂鸣 器提醒操作员进行操作。操作员拨动开关，可选择使用哪个容器。请设计一个由门逻辑组成 的电路，当温度低于 25 度或高于 30 或液面过低时启动蜂鸣器。 解决方案 对每个选定的大容器，启动蜂鸣器的条件是“温度低于 25 或温度高于 30 或页面 水平过低”，为每个容器做一个由门逻辑组成的电路，可以执行这个任务。开关用来控制多 路选择器，选择监视的是哪个大容易，在两个大容器的传感器组合电路输出之间做选择。多 路选择器的输出可以激活蜂鸣器。完整的电路图如图所示

Module vat_buzzer(input above_30_0,above_25_0,low_level_0, Input

above_30_1,above_25_1,low_level_1, Input select_vat_1, Output buzzer);

Wire below_25_0,temp_bad_0,wake_up_0;

Wire below_25_1,temp_bad_1,wake_up_1;

Not u1(below_25_0,above_25_0);

Or u2 (temp_bad_0,above_30_0,below_25_0);

Or u3(wake_up_0,temp_bad_0,low_level_0);

Not u4(below_25_1,above_25_1);

Or u5(temp_bad_1,above_30_1,below_25_1);

Or u3(wake_up_1,temp_bad_1,low_level_1);