数字电路实验报告西北工业大学

数字电路技术实验报告一、学号: 姓名: 日期:实验目的:（1）.用数码显示管实现0.1.2.3.4.0.3.0.3.4；（2）.用74LS90,5421BCD码实现模十计数；二、实验设备:（1）.数字电路试验箱；（2）.数字双踪示波器；（3）.函数信号发生器；（4）.集成电路: 74LS90；（5）.集成电路: 74LS00；三、实验原理:计数是一种最简单的基本运算计数器在数字系统中主要是对脉冲的个数进行计数以实现测量、计数和控制的功能同时兼有分频功能。

计数器按计数进制分为二进制计数器十进制计数器和任意进制计数器按计数单元中触发器所接收计数脉冲和翻转顺序分为异步计数器同步计数器按计数功能分有加法计数器减法计数器可逆双向计数器等。

异步清零2-5-10进制异步计数器74LS9074LS90是一块2-5-10进制异步计数器它由四个主从JK触发器和一些附加门电路组成其中一个触发器构成一位二进制计数器另三个触发器构成异步五进制计数器。

在74LS90计数器电路中设有专用置0端R01 R02和置9端S91 S92 当R1=R2=S1=S2=0时时钟从CP1引入Q0输出为二进制时钟从CP2引入Q3输出为五进制时钟从CP1引入Q0接CP2即二进制的输出与五进制的输入相连则Q3Q2Q1Q0输出为十进制8421BCD 码时钟从CP2引入而Q3接CP1即五进制的输出与二进制的输入相连Q0Q3Q2Q1输出为十进制5421BCD码。

74LS90管脚定义74LS00管脚定义74LS90功能表四、实验内容:（1）.用74LS90实现0123403034 （2）.用5421ＢＣＤ实现计数；五、实验结果:（1）.列出真值表；（2）.画出卡诺图；（3）.按化简结果连接图；（循环数字列表）（1）.F8=0；.四变量卡诺图:F 2=Q .Q .Q .Q 1020；F 1=Q 1；（5）.把F 8接地；F 4接Q3；F 2与相接Q .Q .Q .Q 1020；F 1与Q 1链接；六、心得体会:这次实验综合性较强, 主要考察了我们从实际问题中抽象出逻辑函数的能力。

1. 2. 计算出这个电路的V OH V OL 及V IH V IL 。

（计算可先排除速度饱和的可能）V in =0时，V OH =2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据 D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W K I inOL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W ，43.0=T V 代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V.当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in D V R I V V L W K I 5.2)(2/2` 反相器阈值电压===out in M V V V 0.7932此时 -6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVout in out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH=0.881V, V IL=0.0378V.SP文件：.TITLE 1.2UM CMOS INVERTER.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT VDD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end2. 3.分析电路噪声容限。

实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。

因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。

有比逻辑。

因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。

2.计算出这个电路的V OH V OL及V IH V IL。

（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。

实验三.基于Quartus II的硬件描述语言电路设计要求1：学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。

参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。

参考“参考内容2”中给出的将8421BCD 码转换成0-9 的七段码译码器源程序，编写一个将二进制码转换成0-F 的七段码译码器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板，利用开发板上的数码管验证。

要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。

参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。

1）用QuartusII 波形仿真验证；2）下载到DE0 开发板验证。

要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。

参考“参考内容4”中给出的50M 分频器的源程序，编写一个能实现占空比50%的5M 和50M分频器即两个输出，输出信号频率分别为10Hz 和1Hz。

1）下载到DE0 开发板验证。

（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。

电路框图如下：要求五：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。

（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5）一．实验内容与结果（一）异或门逻辑电路设计1.异或门逻辑vhdl程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY yihuo ISPORT(A,B:IN STD_LOGIC;C:OUT STD_LOGIC);END yihuo;ARCHITECTURE fwm OF yihuo ISBEGINC<=A XOR B;END;2.Quartus II波形仿真即结果3.下载到DEO开发板上验证（二）七段译码器1.七段数码管原理当FPGA对应输出端口为低电平时，点亮数码管相应的段；当FPGA对应输出端口为高电平时，熄灭数码管相应的段。

数码管显示控制电路
班级：03051001班
学号：
姓名：
同组成员：
一、实验任务
1、能自动循环显示数字0、1、
2、
3、
4、1、3、0、2、4；
2、计数显示速度能由快到慢，再由慢到快循环变化。

二、实验设备
数字电路实验箱、数字双踪示波器、74LS00、74LS10、74LS147、74LS90、NE555、七段显示数码管、电阻和电容
三、实验原理
数码管显示控制电路原理框图
四、实验设计
1、555接成多谐振荡电路，产生计数脉冲；
2、74LS90接5421BCD计数时，真值表和74LS47的输入对应关系如表：
由真值表可得如下输出方程
3、考虑到要求技术显示速度能由快到慢、由慢到快循环变化，可以用作为片
选，控制两个555多谐振荡电路，产生不同频率的方波。

五、实验电路图
六、心得体会
这次实验综合性较强，主要考察了我们从实际问题中抽象出逻辑函数的能力。

在逻辑函数化简中，利用无关项来简化结果使得逻辑函数更为简单，电路更易搭建。

本次实验，通过对计数器工作过程的探索，基本上了解了计数器的工作原理，以及74LS90的数字特点，让我更进一步掌握了如何做好数字电路实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。

另外，74LS90器件的连接方法选择也至关重要，必须要进行充分的准备，否则电路
不易搭建。

数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。

1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。

要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。

1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。

四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。

2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。

A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。

验证结果无误。

实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。

整个实验都是比较基本的一些语句和一些简单门电路的综合使用。

我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。

个人认为，VHDL语言不够简洁，有些表示比较麻烦。

这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

实验七：数码管显示控制电路一． 实验目的：能自动循环显示数字0、1、2、3、4、5、6、0、2、4、1、3、5 二． 实验设备：数字电路实验的，数字双踪示波器，函数信号发生器，数字万用表，74LS161及若干门元件，Multisim 仿真软件。

三． 实验原理：计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。

计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。

实验中用到异步清零同步置数四位二进制计数器74LS161。

74LS161为异步清零计数器，即端输入低电平，不受CP 控制，输出端立即全部为“0”。

74LS161具有同步置数功能，在端无效时，端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入，即同步预置功能。

和都无效，T 或P 任意一个为低电平，计数器处于保持状态，即输出状态不变。

只有四个控制输入都为高电平，计数器才实现16加法计数。

74LS161引脚排列如图（1）所示，表（1）为它的功能表。

图（1）↑DCBAr C r C D L 3210D D D D r C DL1 ↑表（1）四．实验内容：用DCBA四位二进制数表示要求显示的十进制数数列，用Q3Q2Q1Q0的输出分别组合出DCBA的函数表达式：D=0C=Q3 Q1 Q2 + Q3 Q1 Q0B=Q3 Q1 Q2 Q0 + Q3 Q2(Q1〇Q0) （〇为异或门，符号打不出）A=Q3 Q2 Q1 + Q3 Q0 Q1 Q2按照DCBA的输出函数连接电路图，其中计数序列长度为13，所以将74LS161连接成14进制，当Q3Q2Q0同时输出为1时，送给Cr端一个置零信号，完成一次循环。

1. 2. 计算出这个电路的V OH V OL 及V IH V IL 。

（计算可先排除速度饱和的可能）V in =0时，V OH =2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V 代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in D V R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时 -6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH=0.881V, V IL=0.0378V.SP文件：.TITLE 1.2UM CMOS INVERTER.options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT VDD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end2.3.分析电路噪声容限。

数字电子技术基础实验报告姓名： 班级： 学号：实验日期：年月日实验一：TTL 集成逻辑门的参数测试一、实验目的（1） 把握TTL 与非门各参数的物理意义及测试方式。

（2） 把握TTL 器件的利用规那么。

（3） 把握TTL 与非门的逻辑功能。

二、实验原理本实验将对TTL 集成逻辑与非门74LS00的逻辑功能及要紧的参数进行测试。

74LS00是2输入4与非门，图1（a ），（b ）为其逻辑符号及引脚排列图。

(a)(b)图1 74LS00逻辑符号及引脚排列图 （a ）74LS00逻辑符号；（b ）74LS00引脚排列74LS00与非门的逻辑功能当输入端有一个或一个以上是低电平常，输入端为高电平；只有当输入端全数为高电平常，输出端才是低电平。

其逻辑表达式为Y AB三、所需元件电源，示波器，面包板，与非门74LS00，导线 四、内容1.TTL 信号的产生利用面包板上的555按时器来产生方波信号并进行测试 2.测试与非门功能如下图在实验箱上连接电路，输入端与逻辑开关相连，输出端与指示灯相连。

将测试结果填入表1中，并写出与非门的逻辑表达式。

表1图2 74LS00逻辑功能测试电路五、门的逻辑变换（1） 与门：F AB =逻辑变换：1F AB AB AB ===• 电路如图3所示：开关开关图3（2） 或门：F A B =+逻辑变换：11F A B A B AB A B =+=+==•• 电路如图4所示：图4（3） 异或门：F A B =⊕逻辑变换：F A B AB AB ABB AAB ABBAAB =⊕=+=+= 电路如图3所示：图5六、测试结果1. 所得方波波形如图：2.填表1：逻辑表达式：Y AB3. 示波器的通道1接A ，通道2接Y ，B 别离接“1”（高电平）和“0”（低电平）（1） 与门B=1 B=0输入输出 A B Y 0 0 1 0 1 1 1 0 1 11（2）或门B=1B=0（3）异或门B=1 B=0七、结论用与非门能够实现与、或和异或门的逻辑链接八、体会、试探题这种集成与非门的逻辑器件，体积较小，而且能够同时实现多种逻辑电路的链接，专门大程度上简化了电路。

数字电子技术基础第三次实验报告、描述Quartusll 软件基本使用步骤① 编写Verilog 代码，用文本编辑器正确编写源文件，并经modelsim 仿真确认该电路设计正确。

② 打开Quartusll 软件，新建工程New project （注意工程名和设计文件的module 名保持一致），选择和开发板一致的 FPGA 器件型号。

■■pww n④编译，Start Compilation ,编译源文件（如有错误修改后，重新编译）。

I —f 1 UuM-JI 工 HfiaMi■sm •MITmHL 1 】it A**5KiiatiT^u^ri ：i&1 u■审3T1H・”峠if-Ik r irM "小"=③添加文件，点击file->open,之后选择要添加的文件，并勾选 Add file to currentproject.■ 5r-w in¥ 口X.I M■tWIR fetawej. MtamM* E«Maa4inrv*nn♦ 1 Tl n .■EGvi I IPHIWIVE RHF 4- xsfflECA-ihaW MniWmUAf⑤查看电路结构，使用 Tool->RTL viewer 工具查看电路图结构，是否和预期设计一致。

rp M. Oi* >1 JiMiMdaOML <j| Al-O*ih| La ■D/»i -ii !Hbi.urmpM-羽r 嘴U 电Of■ >lir¥i-*U ■屮剑 f*lM W"M*h 1 $TW<tEQuartus Primer*rfw 杠 w* ■ « ■■! I Q » i 恆G|4OV ：I4J ■忙ffl草* F■*■1.设计一款时钟上升沿触发的 D 寄存器TilbfilUL.X.■I：(■■i!|*ij JHft* I i ■i E. duqa.，卜r|il.A, -K^'M la^34r vf (r«i H >«ra w wl as-Kif i*d mich Wp CMIM* e faharwl HKhinu. 3.' thd d&a ip*H¥l: MW mRM_LEL HDCTE^DIS' *ih tnvr 05T tc- r vtw. llivl 4 nt* 111 Hi >4 -Mji lltf ¥111 4 igf IhB 4■Z.7UZ - unri J ■»I fi i■- w rnr I U I FIV J mtnt- , ■ w ^aanr* fi Ir ■KdP-ir'iiH/prnrlM*!1I, *.题目代码以及波形分析a）编写模块源码module flipflop(D,Clock,Q);in put D,Clock;output reg Q;always@(posedge Clock) Q=D;en dmoduleb) 测试模块'timescale 1n s/1psmodule tb_flipflop;reg Clock_test;reg D_test;wire Q_test; in itial Clock_test=0;always #20 Clock_test=~Clock_test; in itial D_test=0;always #77 D_test=~D_test;flipflop UUT_flipflop(.CIock(Clock_test),.D(D_test),.Q(Q_test)); en dmodulec) 仿真后的波形截图 input D0,D1,Sel,Clock;output reg Q;d) 综合后的RTL 图形2. 设计一款4bBit 具有并行加载功能的移位寄存器编写模块源码a) 编写模块源码module muxdff(D0,D1,Sel,Clock,Q);每当时钟上升沿到来时，触发器把 D 的信号传给Q1 -MlB ! L IVh ：> 柏"甲^革曲神甲 翹甘I 『■申 £^4HtfTAiw i||jI ** E - - M ■ < J ■： < '«Ihl^fcp ：- *□-refDwire D;assign D=Sel?D1:D0;always@(posedge Clock)Q<=D;endmodulemodule shift4(R,L,w,Clock,Q);input [3:0]R;input L,w,Clock;output wire [3:0]Q;muxdff Stage3(w,R[3],L,Clock,Q[3]);muxdff Stage2(Q[3],R[2],L,Clock,Q[2]);muxdff Stage1(Q[2],R[1],L,Clock,Q[1]);muxdff Stage0(Q[1],R[0],L,Clock,Q[0]); endmodule b) 测试模块'timescale 1n s/1psmodule tb_shift4;reg Clock_test;reg L_test;reg w_test;reg [3:0]R_test;wire [3:0]Q_test;initialClock_test=0;always #10 Clock_test=~Clock_test;initialbeginL_test=1;#14L_test=0;//always #14 L_test=~L_test; endinitialw_test=0;always #13 w_test=~w_test;initialR_test=4'b1010;shift4 UUT_shift4(.CIock(Clock_test),.L(L_test),.w(w_test),.R(R_test),.Q(Q_test)); en dmoduleL 为0时并行加载，数组 R 为加载时的输入。