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第五章5 计数器芯片

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操作系统复习5_设备管理

操作系统复习5_设备管理

第五章 设备管理设备管理的对象是：I/O 设备为主，包括设备控制器和I/O 通道；设备管理的基本任务是：完成用户I/O 请求、提高I/O 速度及提高I/O 设备利用率； 设备管理的主要功能是：缓冲区管理、设备分配 、设备处理、虚拟设备及设备独立性。

5.1 I/O 系统5.1.2 设备控制器－CPU 和I/O 设备的接口，解脱CPU ；可编址，含有多个设备地址，以连接多个设备。

1. 设备控制器的基本功能1) 接收和识别命令：接收CPU 命令存放于控制寄存器；命令译码 2) 数据交换： CPU(总线)<-->控制器(数据寄存器)<-->设备； 3) 标识和报告设备的状态：供CPU 了解；状态寄存器； 4) 地址识别：设备和寄存器地址；地址译码器5) 数据缓冲：用缓冲器暂存来自CPU 和I/O 设备的数据；6) 差错控制：对I/O 数据差错检测，并向CPU 报告，错误重发。

2. 设备控制器的组成1).设备控制器与处理机的接口—通信线路(三类)：数据线、控制线和地址线,数据线连接数据寄存器和控制/状态寄存器；2).设备控制器与设备的接口—连接多个设备，每个接口有数据、状态和控制三种信号； 3).I/O 逻辑—根据CPU 发来信号对设备控制。

CPU 启动设备时，将I/O 启动命令和地址分别通过数据线和地址线发送给控制器，由I/O 逻辑对地址进行译码，再根据所译出的命令对相应设备进行控制。

图 5-2 设备控制器的组成5.1.3 I/O 通道1.I/O 通道(I/O Channel)设备的引入数据寄存器控制/状态寄存器数据线I/O 逻辑…控制器与设备接口1控制器与设备接口i数据状态控制数据状态控制…地址线控制线CPU 与控制器接口控制器与设备接口虽然设备控制器能减少CPU 对I/O 的干预，但当外设很多时，CPU 负担仍很重。

为建立更独立的I/O 操作，在CPU 和控制器之间又增设了通道，其目的是将CPU 从繁杂的I/O 任务解脱出来。

第五章 定时器计数器8253

第五章 定时器计数器8253
9．OUTi：i=0,1,2,第i个通道的计数结束标志信号输出引脚，输 出信号的形式由通道的工作方式确定，此输出信号可用于触发其
它电路工作，或作为向 CPU发出的中断请求信号。
五、8253 的控制字格式：
D7 SC1 D6 SC0 D5 RW1 D4 RW0 D3 M2 D2 M1 D1 M0 D0 BCD
CLK
WR
①
n=4
3 2 1 0
GATE
OUT
②
GATE OUT
3
3
2
1
0
③
WR GATE OUT
n=3
n=2
2
1
0
1
0
图6.5 8253的1方式时序波形
例2：使计数器T2 工作在1方式，进行8位二进制计数， 并设计 数 初值的低8位为BYTEL。 其初始化程序段为 MOV DX，307H ；命令口 MOV AL，10010010B ；方式字 OUT DX，AL MOV DX，306H ；T2数据口 MOV AL，BYTEL ；低8位计数值 OUT DX，AL
4. 8253初始化的工作有两个内容：
（1）一是向命令寄存器写入方式命令，以确定选 择器工作方式（6种方式之一），指定计数器计数 初值的长度和装入顺序以及计数值的码制（BCD或 二进制码）。
（2）二是向已选定的计数器按方式命令的要求写
入计数初值。
例 1：选择 2号计数器，工作在 3 方式，计数初值为 533H（ 2
4. 3方式----周期性方波输出，方波发生器
3方式工作方式与2方式基本相同，也具有自动 装入时间常数（计数初值）的功能，不同之处在于： （1）工作在3方式，引脚OUT输出的不是一个时 钟周期的负脉冲 ， 而是占空比为1：1或近似1：1 的方波；当计数初值为偶 数时，输出在前一半的 计数过程中为高电平，在后一半的计数 过程中为 低电平。 （2）由于3方式输出的波形是方波，并且具有自动 重装计数初值的功能，因此，8253一旦计数开始， 就会在输出端OUT输出连续不断的方波。

5-用集成计数器构成任意进制计数器PPT模板

5-用集成计数器构成任意进制计数器PPT模板

一、集成计数器74LS160~74LS163
74LS160~74LS163是一组可预置的同步计数器，在计数脉冲上升 沿作用下进行加法计数，它们的功能比较见表3-7。它们的逻辑符号 及引脚排列是相同的，如下图所示。
除具有基本计数功能外，它们还具有一些特殊功能。
（一）预置并行数据输入
在实际工作中，有时在开始计数前，需将某一设定数据预先写入到 计数器中，然后在计数脉冲CP的作用下，从该数值开始作加法或减法 计数，这种过程称为预置。4种型号的计数器均有4个预置并行数据输 入端（D0～D3），当预置控制端（LD）为低电平时，在计数脉冲CP上 升沿作用下，将放置在预置并行输入端（D0～D3）的数据置入计数器， 这种预置方式称为同步预置；当 为高电平时，则禁止预置数。
但用反馈复位法获得的任意进制计数器存在两个问题： 一是有一个极短暂的过渡状态SM；二是清零的可靠性较 差。
（二）反馈置位法（置数法）
反馈置位法是通过控制已有计数器的预置输入控制端 来获得任意进制计数器的一种方法，其基本原理为：利用 给计数器重复置入某个数值来跳跃N－M个状态，从而获 得M进制计数器。
（二）清零
当清零端（R）为低电平时，不管时钟脉冲状态如何，即可完成清 零功能，这种清零方式称为异步清零（74LS160、74LS161）；当清零 端（R）为低电平时，在时钟脉冲上升沿作用下才能完成清零功能，这 种清零方式称为同步清零（74LS162、74LS163）。
（三）计数控制
当计数控制端ET和EP均为高电平时，在CP上升沿作用下 Q0～Q3同时变化，完成计数功能，从而消除了异步计数器中出 现的过渡状态（所谓过渡状态是指在同一CP作用下，异步计数 器的低位输出端已翻转，而高位输出端还没翻转瞬间所产生的一 种状态）；当ET或EP有一个为低电平时，则禁止计数。

白中英 第五版 计算机组成原理第5章.

白中英 第五版 计算机组成原理第5章.
[思考]
用二进制码表示的指令和数据都放在内存里， 那么CPU是怎样识别出它们是数据还是指令呢?
从时间上来说:
▴ ▴
取指发生在指令周期的第一个CPU周期; 取数发生在后面几个CPU周期，即 “执行指令”阶段。
从空间上来说:
▴ 送指令寄存器IR —指令 ▴
送运算器 — 数据。
计算机组成原理
30
5.3
时序产生器和控制方式
送操作 数地址
取出操 作数
取指令阶段
计算机组成原理
执行指令阶段
16
LAD指令的指令周期——执行
play 计算机组成原理
17
5.2.4
ADD指令的指令周期
ADD R1, R2是一条RR指令
计算机组成原理
18
ADD指令的指令周期——执行
play
计算机组成原理
19
5.2.5
STO指令的指令周期
STO R2, (R3)是一条RS指令
5.4.1 微命令和微操作
▲ 微命令：控制部件通过控制线向执行部件发出的各种
控制命令。
▲ 微操作：执行部件接受微命令后所进行的操作。 ▲ 微操作可分为相容性和相斥性两种。 在同时或同一个CPU周期 内可以并行执行的微操作 不能在同时或同一个CPU 周期内并行执行的微操作
7
计算机组成原理
5.1.4 操作控制器与时序产生器
数据通路： 是许多寄存器之间传送信息的通路。 操作控制器的功能 : 根据指令操作码和时序信号，产 生各种操作控制信号，以便正确地建立数据通路， 从而完成取指令和执行指令的控制。 根据设计方法不同，操作控制器可分为：
1.硬布线控制器 2.微程序控制器
；（R1）→R0 ；（6）→ R1

计算机导论第五章_计算机组成

计算机导论第五章_计算机组成
17:28 25
只读存储器 Read-only memory (ROM) ROM的内容是由制造商写进去的
特性1：用户只能读不能写。
特性 2 ：非易失性。当切断电源后， 储存在 ROM 中的数据不会丢失。通常 用来存储那些关机后也不能丢失的程序 或数据
17:28 26
只读存储器 Read-only memory (ROM)
中央处理单元 (CPU) 用于数据的运算.
在大多数体系结构中，它有三个组成部分：
算术逻辑单元 (ALU) 控制单元
寄存器组（ 快速存储单元）
17:28 8
Figure 5.2 中央处理单元(CPU)
17:28 9
算术逻辑单元 The arithmetic logic unit (ALU)
算术逻辑单元对数据进行逻辑、移位和算术运算。 逻辑运算：非、与、或、异或 移位运算：逻辑移位运算和算术移位运算。 逻辑移位运算对无符号整数进行向左或右的移位 算术移位运算对带符号整数进行向左或右的移位 算术运算：第4章已讨论整数和实数的算术运算。
17:28 15
i 内存地址用无符号二进制整数定义。
17:28 16
Example 5.1
16千兆字节是（
）字节？
A、 216
解：B
ቤተ መጻሕፍቲ ባይዱ
B、234
C、240
D、244
E、256
16千兆＝24×210×220
17:28
17
Example 5.2
16T字节是（
）字节？
A、 216
解：D
B、234
C、240
需要借助激光把转换后的二进制数据刻在具 有反射能力的盘片上。 与磁盘相同，光存储设备也是以二进制数据 的形式来存储信息。

数电第五章习题答案 .doc

数电第五章习题答案 .doc

自我检查题5.1 时序电路和组合电路的根本区别是什么？同步时序电路与异步时序电路有何不同？解答：从功能上看，时序电路任何时刻的稳态输出不仅和该时刻的输入相关，而且还决定于该时刻电路的状态，从电路结构上讲，时序电路一定含有记忆和表示电路状态的存储器。

而组合电路任何时刻的稳态输出只决定于该时刻各个输入信号的取值，由常用门电路组成则是其电路结构的特点。

在同步时序电路中，各个触发器的时钟信号是相同的，都是输入CP 脉冲，异步时序电路则不同，其中有的触发器的时钟信号是输入cp 脉冲，有的则是其他触发器的输出，前者触发器的状态更新时同步的，后者触发器状态更新有先有后，是异步的。

5.2 画出图T5.2所示电路的状态和时序图，并简述其功能。

图T5.2解:（1）写方程式 驱动方程 nQ K J 200==n Q K J 011==n n Q Q J 012=， n Q K 22=输出方程：nQ Y 2= （2） 求状态方程nn n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 02020202000010+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01011010111111+=+=+=+ n n n n n n n n n n n Q Q Q Q Q Q Q Q Q K Q J Q 01222201222212=+=+=+（3）画状态图和时序图 状态图如下图所示：101时序图如下图所示：CP Q 0Q 1Q 25.3 试用边沿JK 触发器和门电路设计一个按自然态序进行计数的七进制同步加法计数器。

解：（1）状态图如下图：（2）求状态方程、输出方程CQ Q Q n n n /101112+++的卡诺图如下图所示：输出方程为nn Q Q C 12=状态方程：n n n n n Q Q Q Q Q 120112+=+ n n n n n n Q Q Q Q Q Q 0120111+=+ n n n n n Q Q Q Q Q 120110+=+驱动方程：n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0122120121220112)(++=++=+n n n n n n Q Q Q Q Q Q 1021011+=+n n n n n Q Q Q Q Q 0012101)(++=+与JK 触发器的特性方程 比较，可以得到驱动方程 n n Q Q J 012= 、 n Q K 12=n Q J 01= 、n n Q Q K 021=n n n n Q Q Q Q J 12120=+= 10=K（4） 无效状态转换情况 111/1000 能自启动（5） 逻辑图如下图所示：5.4 画出用时钟脉冲上升沿触发的边沿D 触发器组成的4位二进制异步加法计数器和减法计数器的逻辑电路图。

操作系统第五章答案

操作系统第五章答案

第五章设备管理1、试说明设备控制器的组成。

P163答：设备控制器的组成由设置控制器与处理机的接口；设备控制器与设备的接口；I/O 逻辑。

2、为了实现CPU与设备控制器间的通信，设备控制器应具备哪些功能？P162-P163 答：基本功能：接收和识别命令；数据交换；标识和报告设备的状态；地址识别；数据缓冲；差错控制。

3、什么是字节多路通道？什么是数组选择通道和数组多路通道？P164-P165 答：1、字节多路通道：这是一种按字节交叉方式工作的通道。

它通常都含有许多非分配型子通道，其数量可从几十到数百个，每个子通道连接一台I/O 设备，并控制该设备的I/O 操作。

这些子通道按时间片轮转方式共享主通道。

只要字节多路通道扫描每个子通道的速率足够快，而连接到子通道上的设备的速率不是太高时，便不致丢失信息。

2、数组选择通道：字节多路通道不适于连接高速设备，这推动了按数组方式进行数据传送的数组选择通道的形成。

3、数组多路通道：数组选择通道虽有很高的传输速率，但它却每次只允许一个设备数据。

数组多路通道是将数组选择通道传输速率高和字节多路通道能使各子通道（设备）分时并行操作的优点相结合而形成的一种新通道。

它含有多个非分配型子通道，因而这种通道既具有很多高的数据传输速率，又能获得令人满意的通道利用率。

4、如何解决因通道不足而产生的瓶颈问题？P166答：解决“瓶颈”问题的最有效的方法，便是增加设备到主机间的通路而不增加通道，就是把一个设备连接到多个控制器上，而一个控制器又连接到多个通道上。

多通路方式不仅解决了“瓶颈”问题。

而且提高了系统的可靠性，因为个别通道或控制器的故障不会使设备和存储器之间没有通路。

5、试对VESA及PCI两种总线进行比较。

P167答：1、VESA 该总线的设计思想是以低价位迅速点领市场。

VESA 总线的带宽为32 位，最高传输速率为132Mb/s。

VESA 总线仍存在较严重的缺点，它所能连接的设备数仅为2—4 台，在控制器中无缓冲，故难于适应处理器速度的不断提高，也不能支持后来出现的Pentium 微机。

可编程定时器-计数器接口芯片8253A

可编程定时器-计数器接口芯片8253A

④ 在计数过程 中，OUT引脚一 直保持低电平， 直到计数为0时， OUT变为高电平。
可编程定时器/计数器接口芯片8253A
方式0工作的特点是：
① 计数器只计一遍数。当计数减到0时，并不恢复计数初值，不开始重新计数，输出OUT变为高电平 且保持为高。只有当写入一个新的计数初值时，OUT变低，才开始新的计数。
个有效，由控制信号 RD 和WR决定是从OL中读出还
是将计数初值写入CR；当A1A0＝01和10时，分别为 计数器1和计数器2的CR和OL的公用地址；当A1A0＝ 11时，为3个计数器的3个控制寄存器的公用地址。
8253A在工作之前，在对其进行初始化
编程时，CPU将计数初值写入CR，并在时
钟 脉 冲 的 驱 动 下 送 入 CE 。 当 门 控 信 号
（3）数据总线缓冲器
• 三态、双向、8位寄存器，用于与 系统数据总线相连，是8253A与 CPU进行信息传送的通道。
（4）读/写控制逻辑
• 接收来自CPU的控制信号，用于 控制8253A内部寄存器的读/写操 作。
8253A的端口选择读/写操作
可编程定时器/计数器接口芯片8253A
8253A共占用4个I/O端口地址，当A1A0＝00时为 计数器0的CR和OL的公用地址，同一时刻只能有一
8253A引脚图
（1）D7～D0：三态、双向数据线，与CPU数据总线 相连，用于传送数据。
（2）RD，WR，A0，A1和 CS：功能与8255A类似，用 于控制各个端口的读/写操作。
（3）CLK：计数脉冲输入信号，用于输入定时基准 脉冲或计数脉冲。
（4）GATE：门控输入信号，用于控制计数器的启 动或停止。
② 写入计数值由 WR 信号控制。在 WR信号的上升沿，计数初值装入计数寄存器，在 WR信号上升沿后 的下一个CLK脉冲，才开始计数。因此，如果设置计数初值为N，则输出信号OUT在写入初值后经过N＋1 个CLK脉冲后才变为高电平。

第五章 试验数据采集与处理【汽车试验学】

第五章 试验数据采集与处理【汽车试验学】
等效时间采样(Equivalent-Time Sampling)技术可实现很高 的数字化转换速率，但这种采样方式的应用前提是信号波形是可 以重复产生的。“等效时间采样”又称“变换采样”。
§5.2 计算机数据采集系统
计算机数据采集系统主要由多路模拟开关(MUX)、采样保 持器（SHA)、模数转换器(A/D)等组成。
1/3倍频带
汽车行驶平顺性是基于人体对振动的反应提出来的。人体对
振动的反应不仅在
三个轴向各不相同，而且在不同的频带
亦存在较大的差异。这里所说的频带是指1/3倍频带，即：将试
验所设定的分析频段按照如下关系分为若干个频带。
1
式中：
、
fu—/ f—l
23
分别为多个频带上的下限和上限频率。
为了方便表达每个频带上的数值，按1/3倍频带所分出的 每个频带均用中心频率 来表示，即：
பைடு நூலகம்
§5.3 动态试验数据处理
汽车性能试验的目的在于要了解汽车整车及各总成部 件性能的优劣，既需要建立一个指标体系对其进行评价。 不同的试验对象及同一试验对象的不同性能都对应着不 同的试验评价方法。限于篇幅，在此不可能对全部试验 对象的各项性能的评价问题一一进行讨论，所以仅以具 有代表性的汽车行驶平顺性试验为例讨论汽车试验的动 态数据处理问题。
2）
或
。
则连续时间函数 x(t可) 以由下式
x(t) t
sin (t nt) x(nt) t
n
t nt
唯一确定。 x(nt为) 第 点n 即 t n的函t 数值 。xn
采样定律表明，x(t只) 要满足 f 时fc 有 X ( f )， 则0 以
t 采1
2 fc
得的离散序列 能xn完 全表征连续函数 。x因(t)此，采样定律提

数字电子技术(山东科技大学)智慧树知到课后章节答案2023年下山东科技大学

数字电子技术(山东科技大学)智慧树知到课后章节答案2023年下山东科技大学

数字电子技术（山东科技大学）智慧树知到课后章节答案2023年下山东科技大学山东科技大学第一章测试1.一位十六进制数可以用（）位二进制数来表示。

答案:42.十进制数43可转换为（）8421BCD码。

答案:010000113.二进制数+1011的反码为（）。

答案:010114.有符号二进制数-89的补码为（）。

答案:101001115.与模拟电路相比，数字电路主要的优点有（）。

答案:抗干扰能力强; 保密性好; 通用性强6.与八进制数(47.3)8等值的数为（）。

答案:(27.6)16;(100111.011)27.以下代码中为恒权码的为（）。

答案:5421BCD码; 8421BCD码8.与十进制数（53.5）10等值的数或代码为（）。

答案:(65.4)8; (35.8)16; (110101.1)2; (0101 0011.0101)8421BCD9.在一个8位的存储单元中，能够存储的最大无符号整数是（）。

答案:（255）10;（FF）1610.矩形脉冲信号的参数有（）。

答案:占空比; 周期; 脉宽11.常用的BCD码有（）。

答案:余三码; 8421码12.以下几种编码中，可靠性编码是（）。

答案:奇偶校验码; 格雷码第二章测试1.利用约束项化简逻辑函数时，约束项应看成( )。

答案:能使圈组大的看成1，其它看成02.下面的卡诺图化简，应画（）个包围圈。

答案:43.已知两输入逻辑变量AB和输出结果Y的真值表如下表，则AB的逻辑关系为（）。

A B Y0 0 00 1 11 0 11 1 0答案:异或4.利用卡诺图化简逻辑函数时,8个相邻的最小项可消去（）个变量。

答案:35.在函数L（A，B，C，D）=AB+CD的真值表中，L=1的状态有（）。

答案:76.在同一逻辑函数式中，下标号相同的最小项和最大项是（）关系。

答案:互补7.F=ABCD'+ABD+BCD'+ABC+BD+BC' 化简为最简与或式（）。

数字电子技术基础总结

数字电子技术基础总结
LAB CBD D CAC
LABC B0D D C 1AC
02
ABC AD B D C A BD C ABC A B C D D AB D C A B C D
ABC AD B D C A BD C A B C D A B C D
L(A ,B,C ,解D 法)一：m 7•Dm 7•D其m 中3• ：Dm 5•Dm 5•D m 7•(DD )m 3•Dm 5•(D SC 2=D A),S1=B,S0= m 7•1m 3•Dm 5•1
1 写出图示各电路的状态方程。
触发器的状态转换图如图所示，写出该触发器的 特性方程，如用JK触发器实现同样的功能，写出 相应的逻辑关系表达式，并画出电路图。
第五章 时序逻辑电路
基本要求
1. 正确理解以下基本概念：组合逻辑电路、时序逻辑电路、同步和 异步、计数和分频。
2. 熟练掌握二进制、十进制计数器的工作原理、逻辑功能；二进制 计数器的设计方法。
＝
2
.
X
00
01 11 10
取00、01和10分别对应S0、S1和S0 3,若00选/0定的00触/0发器×为×/×JK00/0 触发器，则其输出端的卡诺图为 1 01/0 10/0 ××/× 10/1
Q1nQ0n 分开的X 卡诺0图0 为01 11 10
0 0 0 ×0
1 0 1 ×1
Q1n+1
Q1nQ0n
第三章 组合逻辑模块及其应用
基本要求
1. 熟练掌握译码器、编码器、数据选择器、数值比较器的逻辑功能 及常用中规模集成电路的应用。
2. 熟练掌握半加器、全加器的逻辑功能，设计方法。 3. 正确理解以下基本概念：
① 编码、译码、组合逻辑电路、时序逻辑电路。

微机原理 第5章6章习题

微机原理 第5章6章习题

；送基和当前地址高８位
； 210=1024送基本和当前字节计数初
；送基本和当前字节计数初值高８位
写入方式字：数据块传送，地址增量，禁止自动预置，写传 送，选择通道0
MOV OUT MOV OUT AL，10000100B 0BH，AL AL，00H 0AH，AL
写入屏蔽字：通道0屏蔽位清0
写入命令字： DACK 和DREQ为高电平，固定优先级，非存储 器间传送
A） 中断指令 B） 串操作指令 C） 输入/输 出指令 D） MOV指令 中断指令，串操作指令，MOV指令处理CPU内部寄 存器信息的．
• 3.如果认为CPU等待设备的状态信号是处于非工作状态(即踏 步等待),那么,在下面几种主机与设备数据传送方式中, Ａ 主 机与设备是串行工作的, Ｂ 主机与设备是并行工作 的, Ｃ 主程序与外围设备是并行运行的。 A) 程序查询方式; B) 中断方式; C) DMA方式 串行工作：按照时间顺序依次工作． 并行工作：同一时间处理多个工作． 并行运行：两个设备在同一时间一起运行的． 查询方式只要查询到一个外设空闲，就立即运行，不会在乎其 他外设的情况．运行完成后才查询另一个外设． 中断方式：同时有多个外设在运行．中断中还有中断． 和我们的边听歌，边看网页是一样的． DMA方式：由DMA和外设打交道，CPU处理另外的事情．因此， CPU的主程序和外设是并行工作的。
第5章习题
Байду номын сангаас
第五章
• 1、内存储器是计算机系统中的 存储 装置，用 来存放 程序 和 数据 。 • 2、半导体存储器分为 只读存储器ROM 和 随机存取存储器RAM 。 • 3、半导体存储器的性能指标 包括 存储容量 、 存取时间 、 功耗 、 可靠性 。 • 4 、将存储器与系统相连的译码片选方式有 线选 法和 地址译码选择 法。 • 5、 对2817A进行读操作，其引脚 = 0 ， = 1 ， = 0 。

《现代操作系统第四版》第五章答案

《现代操作系统第四版》第五章答案

第五章输入/输出习题1.芯片技术的进展已经使得将整个控制器包括所有总线访问逻辑放在一个便宜的芯片上成为可能。

这对于图1-5 的模型具有什么影响？答：（题目有问题，应该是图1-6 ）在此图中，一个控制器有两个设备。

单个控制器可以有多个设备就无需每个设备都有一个控制器。

如果控制器变得几乎是自由的，那么只需把控制器做入设备本身就行了。

这种设计同样也可以并行多个传输，因而也获得较好的性能。

2.已知图5-1 列出的速度，是否可能以全速从一台扫描仪扫描文档并且通过802.1 lg 网络对其进行传输?请解释你的答案。

答：太简单了。

扫描仪最高速率为400 KB/Sec ，而总线程和磁盘都为16.7MB/sec ，因此磁盘和总线都无法饱和。

3.图5-3b 显示了即使在存在单独的总线用于内存和用于I/O 设备的情况下使用内存映射I/O 的一种方法，也就是说，首先尝试内存总线，如果失败则尝试I/O总线。

一名聪明的计算机科学专业的学生想出了一个改进办法：并行地尝试两个总线，以加快访问I/O 设备的过程。

你认为这个想法如何？答：这不是一个好主意。

内存总线肯定比I/O 总线快。

一般的内存请求总是内CPU 要一直等待I/O 总线完成，那存总线先完成，而I/O 总线仍然忙碌。

如果就是将内存的性能降低为I/O 总线的水平。

4.假设一个系统使用DMA 将数据从磁盘控制器传送到内存。

进一步假设平均花费t2ns 获得总线，并且花费t1ns 在总线上传送一个字（t1>>t2 ）。

在CPU 对DMA 控制器进行编程之后，如果（a）采用一次一字模式，（b）采用突发模式，从磁盘控制器到内存传送1000 个字需要多少时间？假设向磁盘控制器发送命令需要获取总线以传输一个字，并且应答传输也需要获取总线以传输一个字。

答：（a）1000 ×[(t1+t2)+(t1+t2)+(t1+t2)]；第一个(t1+t2) 是获取总线并将命令发送到磁盘控制器，第二个(t1+t2) 是用于传输字，第三个(t1+t2) 是为了确认。

数字电子技术基础-74LS161的学习

数字电子技术基础-74LS161的学习

第五节 常用中规模计数器芯片及应用
• 一、常用中规模计数器芯片
• （一）4位二进制同步加法计数器芯片74X161
清零
CR 0 1 1 1 1
预 置 使能
数
LD
ET EP
×
××
0
××
1
0×
1
×0
1
11
时钟 预置数据输入
CP
D3 D2 D1 D0
×
××××
↑
D CB A
×
××××
×
××××
↑
××××
Q3n1 J3Q3n K3Q3n Q0nQ1nQ2nQ3n Q0nQ1nQ2n Q3n
Q3nQ2nQ1nQ0n
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
Q Q Q Q n1 n1 n1 n1 3 21 0
0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 11的功能
• 为个1时6钟进周制期（，4位状二态进Q制3Q）2Q加1Q计0=数00器01。表状示态第Q23个Q2时Q钟1Q周0=期00，00状表态示第1 QQ周33期QQ22。QQ11QQ00==01101110表表示示第第136个个时时钟钟周周期期，。依此次电类路推只，能状记态忆16个时钟
74LS161的学习
分析
J0 K0 1
J1 K1 Q0n
J 2 K2 Q0nQ1n
J3 K3 Q0nQ1nQ2n
Qn1 J Qn KQn
Q0n1 J0 Q0n K0Q0n Q0n

第五章 时序逻辑电路 习题解答

第五章 时序逻辑电路 习题解答

第五章 时序逻辑电路 习题解答注：1. 用EDA 软件(例如Multisim ／EWB)可以帮助解题。

凡加注了“★”的题，可以用用该类软件求解；凡加注了“◆”的题，以用该类软件进行验证。

2. 答案仅供参考，且非唯一。

也不一定是最佳答案。

[题 5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。

[解]11322131233n 113131n 1212212n 133213311;J K Q J K Q J Q Q K Q Q Q Q Q Q QQ Q Q Q Q Q Q Q Q Q Q Q Y Q +++=======+==+=⊕==电路能自启动。

状态转换图如图A5.1。

[题 5.2] 试分析图P5.2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。

A 为输入逻辑变量。

[解]12212+12n 112n 1212 ()(+)D A Q D A Q Q A Q Q QAQ Q A Q Q ++===== 21=Y A Q Q电路的状态转换图如图A5.2。

[题 5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。

[解]12312121331232n 11231n 12123132n+13123223;1 ; ;=J Q Q K J Q K Q Q J Q Q K Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Y Q Q ++=======+=+= 电路的状态转换图如图A5.3。

电路能自启动。

[题 5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。

A 为输入变量。

[解]n+11111n 122221212121=+J K Q Q J K A Q Q A Q Q Y A Q Q A Q Q +=====⊕=⊕⊕电路状态转换图如图A5.4。

单片机原理及接口技术(李朝青)课后习题答案――第五章

单片机原理及接口技术(李朝青)课后习题答案――第五章
TF0：定时器T0溢出中断请求。当定时器T0产生溢出时，定时器T0请求标志TF0=1，请求中断处理。使用中断时由硬件复位，在查询方式下可由软件复位。
TF1：定时器T1溢出中断请求。功能与用法类似定时器T0
（3）串行口中断类
串行口中断是为串行数据的传送需要而设置的。串行中断请求也是在单片机芯片内部发生的，但当串行口作为接收端时，必须有一完整的串行帧数据从RI端引入芯片，才可能引发中断。
答：
中断响应时间不是确定不变的。由于CPU不是在任何情况下对中断请求都予以响应的；此外，不同的情况对中断响应的时间也是不同的。下面以外部中断为例，说明中断响应的时间。
在每个机器周期的S5P2期间，端的电平被所存到TCON的IE0位，CPU在下一个机器周期才会查询这些值。这时满足中断响应条件，下一条要执行的指令将是一条硬件长调用指令“LCALL”，使程序转入中断矢量入口。调用本身要用2个机器周期，这样，从外部中断请求有效到开始执行中断服务程序的第一条指令，至少需要3个机器周期，这是最短的响应时间。
如果遇到中断受阻的情况，这中断响应时间会更长一些。例如，当一个同级或更高级的中断服务程序正在进行，则附加的等待时间取决于正在进行的中断服务程序：
如果正在执行的一条指令还没有进行到最后一个机器周期，附加的等待时间为1~3个机器周期；如果正在执行的是RETI指令或者访问IE或IP的指令，则附加的等待时间在5个机器周期内。
12、"89C51单片机外部中断源有几种触发中断请求的方法？如何实现中断请求？答：
有两种方式：
电平触发和边沿触发
电平触发方式：
CPU在每个机器周期的S5P2期间采样外部中断引脚的输入电平。若为低电平，使IE1(IE0)置“1”，申请中断；若为高电平，则IE1(IE0)清零。

第五章 存储器

第五章 存储器
a. 静态RAM (速度快,存储容量小,集成度低,无需刷新 ) b. 动态RAM (速度慢,存储容量大,集成度高,需刷新 )
1.静态SRAM 构成
• 存储元由双稳态触发器构成。双稳态触发器有两个稳定 状态，可用来存储一位二进制信息。只要不掉电，其存 储的信息可以始终稳定地存在。
• 集成度较高，功耗比双极型的低 • 存取速度较动态RAM快。 • SRAM一般采用“字结构”存储矩阵：
读写存储器RAM
组成单元 速度 集成度
应用
SRAM 触发器 快 低 小容量系统
DRAM 极间电容 慢 NVRAM 带微型电池 慢
高 大容量系统 低 小容量非易失
第二节 随机存取存储器RAM
1、定义：在计算机正常工作状态下,存储器的信息既可以随 机读,又可以随机写。
2、性质：RAM中的信息具有易失性。 3、分类:
也可以接地址线高位，或接地址译码器的输出端。 ③ 读写控制信号并联接到控制总线中的读写控制线上。 ④ 数据线分高低部分分别与数据总线相应位连接。
33
2.存储容量的扩展 • 线选法译码电路:用高端地址线作为芯片片选控制线。
D7～D0 A12～A0
A12～A0
0 0000 0000 0000 D7～D0 A12～A0
A19～A0 M/IO 1
WR D7～D0
CE A19～A0 1M×1(0#)
CE A19～A0 1M×1(1#)
CE A19～A0 1M×1(2#)
WE I/O
WE I/O
WE I/O
D0
D1
D2
CE A19～A0 1M×1(7#) WE I/O
D7
31
例2、2114（1K×4位）扩展1K×8位存储器
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“加”计 数时钟 CPU × × 1 ↑ 1
“减”计 数时钟 CPD × × 1 1 ↑
74X193的功能表
预置数据输入 D3 D2 D1 D0 × × × × D C B A × × × × × × × × × × × × 输出 Q3 Q2 Q1 Q0 0 0 0 0 D C BA A 保 持 计 计 数 数 异步清零 异步置数 数据保持 加法计数 减法计数 工作模式
1.反馈清零法-适用于有清零输入端的集成计数器
（1）同步反馈清零法 例5-13 用集成计数器74X163和必要的门电路组成6 进制计数器，要求使用反馈清零法。
n n n n CR Q0 Q2 Q0 Q2
时序图
1.反馈清零法 （2）异步反馈清零法
例5-14 用集成计数器74X161和必要的门电路构成6进 制计数器，要求使用反馈清零法。
n n CR Q1n Q2 Q1nQ2
1 1 1 计数脉冲
&
时序图
完整状态转换图
ห้องสมุดไป่ตู้
2.反馈置数法—适用于有预置功能的集成计数器
（1）同步反馈置数法 例5-15 用集成计数器74X160和必要的门电路组成7进制 计数器，要求该电路的有效状态是 Q3Q2Q1Q 0按“加1”的顺序从0011 到1001循环变化。
异步（高电平有效） 预置 9， （高电平有效） 异步 异步（高电平有效） 异步（高电平有效） 无 无
二、集成计数器的应用
（一）计数器容量扩展 *（二）组成任意进制计数器 （三）组成分频器 （四）组成序列信号发生器 （五）组成顺序脉冲发生器
（一）计数器容量扩展 将多个计数器进行级联，就可以扩大计数 范围。如：m个模N计数器级联，可以实现Nm 的计数器。
时序图
（二）组成任意进制计数器
实际应用中，可以用现有的二进制或十进制计 数器，利用其清零端或预置数端，外加适当的门电 路连接而成。 方法有两种：1、反馈清零法 2、反馈置数法
用模N的计数器构成任意模值的M计数器 1.若M<N，只需一片N进制计数器，使计数器在N进制的计 数过程中，跳过N-M个状态即可。 2.若M>N，需要多片N进制计数器级联，同步级联或异步级 联，然后再用反馈清零或反馈置数法构成M进制计器。
Q Q QQ 3 2 1 0
0011
0100
0101
0110
1001
1000
0111
n n n n LD Q0 Q3 Q0 Q3
时序图
用RCO端来实现
完整状态转换图
（2）异步反馈置数法
例5-16 用集成计数器74X193和必要的门电路组成10进制 计数器，要求用反馈置数法实现。
计数脉冲
RD LD D3 D2 D1 D 0 1 1
RD LD D3 D2 D1 D 0 1 1
f =32768Hz
∧
（四）组成序列信号发生器 序列信号是在时钟脉冲作用下产生的按一 定规则排列的一串周期性二进制信号。在通信、 雷达、遥控、遥测、数字式噪声源等方面都有 广泛的应用。
用计数器辅以组合逻辑电路可以方便地构成各种序列 发生器。构成的方法如下： 第一步 根据序列码的长度P，设计一个模P计数器； 第二步 设计适当的组合逻辑电路 ，计数器的状态 做为该组合逻辑电路的输入，要设计的序列就是该组 合逻辑电路的输出。
74X160 74X161 74X162 同步 74X163 74X190 74X191 74X192 74X193 74X290 74X293 异步 74X90 74X92 74X93
十进制 “加” 计数器 4 位二进制“加” 计数器 十进制 “加” 计数器 4 位二进制“加” 计数器 单时钟可逆十进制计数器 单时钟可逆 4 位二进制计数器 双时钟可逆十进制计数器 双时钟可逆 4 位二进制计数器 二-五-十进制“加” 计数器 二-八-十六进制“加” 计数器 二-五-十进制“加” 计数器 二-六-十二进制“加” 计数器 二-八-十六进制“加” 计数器
（三）组成分频器
例 某石英晶体振荡器输出脉冲信号的频率为32768Hz， 用74161组成分频器，将其分频为频率为1Hz的脉冲信号。
解： 因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲 信号。因此将四片74161级联，从高位片（4）的Q2输出即可。
f =1Hz
Q3Q 2 Q1Q 0 RCO 74161(4) ET EP
异步清零，异步置数
清零 CR 1 0 0 0 0
预置 LD × 0 1 1 1
“加”计 数时钟 CPU × × 1 ↑ 1
“减”计 数时钟 CPD × × 1 1 ↑
预置数据输入 D3 D2 × D × × × × C × × × D1 D0 × B × × × × × × × A
输出 Q3 Q2 Q1 Q0 0 0 0 0 D C B A 保 持 计 计 数 数
逻辑电路图
1
1 1 0 0
&
完整的状态图
例5-17 用74X160组成48进制计数器。
整体反馈清零法
零端
将高位片的Q2和低位片的Q3通过与非门接至两芯片的清
大模分解法： 将M分解为多个因数相乘（每个因数小于 单片计数器的最大值），可先用n片计数器分 别组成模值为M1、M2、…、Mn的计数器，然后 再级联成M=M1M2…. Mn的计数器。
二进制状态图
74X290的功能表
五进制状态图
74X290的功能表
十进制状态图 8421码十进制逻辑电路图
Q Q QQ 3 2 1 0
0000
0001
0010
0011
0100
1001
1000
0111
0110
0101
5421码十进制逻辑电路图
几种集成计数器的比较
触发器的 CP之间的 关系 型号 计数模式 清零方式 预置数方式
CP Q0 Q1 Q2 Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7
1 CP
CP
∧
作 业
5-19 5-20 5-21 5-22 5-27
异步（低电平有效） 异步（低电平有效） 同步（低电平有效） 同步（低电平有效） 无 无 异步（高电平有效） 异步（高电平有效）
同步（低电平有效） 同步（低电平有效） 同步（低电平有效） 同步（低电平有效） 异步（低电平有效） 异步（低电平有效） 异步（低电平有效） 异步（低电平有效）
异步（高电平有效） 预置 9， （高电平有效） 异步 异步（高电平有效） 无
∧
Q3Q 2 Q1Q 0 RCO 74161(3) ET EP CP RCO
Q3Q 2 Q1Q 0 74161(2) ET EP CP
∧
Q3Q 2 Q1Q 0 RCO 74161(1) ET EP CP 1
RD LD D3 D2 D1 D 0 1 1
CP
RD LD D3 D2 D1 D 0 1 1
∧
（四）组成序列信号发生器
例：试分析计数器74X161及门电路构成的如图5所示逻辑 电路的功能，并画出Z信号的波形。
其中74161与G1构成了一个模5计数器。 由于 因此，这是一个01010序列信号发生器，序列长度P=5。
用计数器辅以数据选择器可以方便地构成各种序列发生器。 构成的方法如下： 第一步 构成一个模P计数器； 第二步 选择适当的数据选择器，把欲产生的序列按规定的 顺序加在数据选择器的数据输入端，把地址输入端与计数器 的输出端适当地连接在一起。
Y5 Y4 Y3 Y2 Y1 Y0
Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 脉冲分配器是数字系统中定时部件的组成部分，它 74138 Q3Q 2 Q1Q 0 在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲， 1 ET G1 G2A G2B A 2 A 1 A0 用以协调系统各部分的工作 RCO 74161 EP 1 0 0 RD LD D3 D2 D1 D 0 1
例 试用计数器74161和数据选择器设计一个01100011序列 发生器。 解：由于序列长度P=8，故将74161构成模8计数器，并选用 数据选择器74151产生所需序列，从而得电路如图所示。
例：试分析计数器74X161及151构成的如图所示逻辑电路的 功能，并画出Y信号的波形。
Q3 Q2 Q1 Q0 Z 0 1 0 0 1
引脚分布
逻辑符号
带引脚名的逻辑符号
同步清零
简化符号
（三）4位二进制同步可逆计数器芯片74 X 191
引脚分布
逻辑符号
简化符号 带引脚名的逻辑符号
74X191的功能表
没有清零，异步置数
（四）4位二进制同步可逆计数器芯片74X193
清零 CR 1 0 0 0 0
预置 LD × 0 1 1 1
计数器级联的方式有两种： 1、级间串联进位方式—异步级联方式 2、级间并联进位方式—同步级联方式
（一）计数器容量扩展
1.同步级联方式
两片74X161同步级联组成8位二进制加法计数器的逻辑电路图
2.异步级联方式
（1）两片74X161异步级 联构成256进制计数器
时序图
（3）两片74X290异步级联构成100进制计数器
工作模式 异步清零 异步置数 数据保持 加法计数 减法计数
异步清零，异步置数
（五）8421BCD码同步加法计数器74X160芯片
74X160的功能表
清零 预置数 CR 0 1 1 1 1 LD × 0 1 1 1 使能 ET EP × × × × 0 × 1 × 0 1 时钟 CP × ↑ × × ↑ 预置数据输入 输出
0 1 0 1
0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0
1
0 0 0 1 0