重庆大学数字逻辑实验报告
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《脉冲电路与数字逻辑》实验报告
姓名 王博韬 年级 2015级
学号 20154320 专业、班级 计科6
实验名称 多路选择器--IP核的封装与调用
实验时间 实验地点
实验成绩 实验性质 □验证性 □设计性 □综合性
教师评价:
□算法/实验过程正确; □源程序/实验内容提交 □程序结构/实验步骤合理;
□实验结果正确; □语法、语义正确; □报告规范;
评语:
评价教师签名(电子签名):
一、实验目的
多路选择器--IP核的封装与调用
二、实验项目内容
1)将实验一中的与门(演示过程)、或门、非门、与非门等基本门电路封装成IP核;
2)调用封装的IP核,用Block Design设计一个一位的2选1多路选择器(可演示过程);
3)用verilog HDL语言编写一个一位的2选1多路选择器(可提供代码);
4)分别用RTL分析2)、3)中的电路设计(学会看RTL电路图);
5)编写仿真文件,填写出2选1多路选择器真值表,验证所设计电路的逻辑;
6)综合、实现、生成bit流,下载到Nexys4开发板进行验证;
三、实验过程或算法
真值表:
s a b c
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Block Design: Verilog代码:
module shiyan2(
input a,
input b,
input s,
output c
);
wire a1,b1,sel;
notgate_0 u0(.a(s),.c(sel));
andgate_0 u1(.a(a),.b(sel),.c(al));
andgate_0 u2(.a(s),.b(b),.c(b1));
orgate_0 u3(.a(a1),.b(b1),.c(c));
endmodule
管脚分配:
四、实验结果及分析和(或)源程序调试过程
仿真结果:
RTL分析:
效果图:
J15为输入a,L16为输入b,M13为输入s,H17为输出c
当s为0,输出为a的输入,如下图 当s为1,输出为b的输入,如下图