实验三 译码器、数据选择器及应用

触发器数据选择器和译码器实验报告3
实验三使用了触发器、数据选择器和译码器，即用关系表来定义触发节点，并设计分配数据不同选择器及译码器来进行数据传输处理。

触发机是非常重要的组成部分，它可以动态地触发数据传递--当触发器接收到触发信号时，就会向相关的数据选择器发出控制信号，以激活后续的数据处理流程。

数据选择器的作用是根据触发信号和关系表转换出下一个活动的触发层，决定存储器输出的字并决定译码器要处理的数据。

最后一部分是译码器，它根据数据选择器识别出的触发字，并将其转换为需要的操作命令和参数，例如设定计算机寄存器状态或者启动某种操作的中央处理器程序。

实验中又涉及到两个概念：触发字和控制信号，触发字是一例多样的，它作为指令数据的引导，决定下一步所要执行的数据处理过程；控制信号则是指在执行不同操作时下发的，让其他操作件，如二极管，电磁线圈，及对应存储设备，如某类存储器，执行相应功能，以支持其他处理过程，控制完成最终任务。

通过本次实验，我们收获了知识充实的体会。

我们深刻了解了触发器、数据选择器和译码器的功能及分工，以及它们在数据传输处理中的重要性，同时也了解了控制信号和触发字的概念和用途。

实验三组合逻辑电路应用——译码器、数据选择器
译码器和数据选择器是现代数字电子学中常用的两种组合逻辑电路。

它们可以将输入
的二进制信号转换为对应的输出信号，并且在数字电路中具有广泛的应用。

一、译码器
译码器是一种将输入的二进制信号转换成对应输出信号的数字电路。

译码器的作用是
将输入的地址码转换成溢出电路所能识别的控制信号，通常用来将不同的地址码映射到不
同的设备或功能上。

比如在存储器系统中，根据不同地址码，从RAM或者ROM中取出相应
的数据或指令。

除此之外，译码器还可以用于数据压缩、解码、解密等领域。

在一些数字电路中，译
码器还可以充当多路复用器、选择器等电路的功能。

译码器的分类按照其输入和输出的码制不同，可以分为译码器、BCD译码器、灰码译
码器等。

其中，最常见的是2-4译码器、3-8译码器、4-16译码器等。

二、数据选择器
数据选择器是一种多路选择器，根据控制信号选择输入端中的一个数据输出到输出端。

选择器的控制信号通常由一个二进制码输入到它的控制端，二进制码的大小由选择器的通
道数决定。

数据选择器广泛用于控制、多媒体处理、信号处理等方面。

数据选择器与译码器相比，最主要的区别在于其输出可以不仅限于数字信号。

数据选
择器可以处理模拟信号、复合信号等多种形式的信号，因为它可以作用于信号的幅度、相位、频率等方面。

数据选择器按照输入和输出的端口取数的不同，可以分为单路选择器和多路选择器。

常见的有2-1选择器、4-1选择器、8-1选择器、16-1选择器等。

实验三：数据选择器和译码器应用1. 能力培养目标● 理解数据选择器和译码器的逻辑功能● 运用数据选择器和译码器的逻辑关系设计实际应用2. 项目任务要求（1）测试4选1数据选择器的逻辑功能，通过示波器观测每种组合下数据选择器的输出波形（2）测试2-4线译码器的逻辑功能（3）将2-4线译码器扩展组成3-8线译码器，利用两个2-4线译码器扩展组成3-8线译码器（4）利用2-4线译码器设计并实现组合逻辑电路B A F ⊕=【选做】3. 项目分析（1） 数据选择器及主流芯片数据选择器是一种多输入、单输出的组合逻辑电路，其应用主要包括通过级联进行通道扩展数据输入端的个数；或者配合门电路实现逻辑函数，组成函数发生器。

数据选择器中常见的芯片有双4选1数据选择器74LS153芯片。

74LS153中的引脚G 用于控制输出。

当G 为高电平时，禁止输出，引脚Y 输出为低电平；当G 为低电平时，允许输出，由数据选择端B 、A 决定C 0、C 1、C 2、C 3中的哪个数据送往数据输出端Y 。

14131211109161234567双4选1数据选择器 74LS153Vcc2GA2C 32C 22C 12C 01Y1GB1C 31C 21C 11C 01582YGND图2-3-1 74LS153引脚结构图 表2-3-1 4选1数据选择器真值表选择输入 数据输入 选通 输出 B A C 0 C 1 C 2 C 3 G Y X X X X X X H L L L L X X X L L L L H X X X L H L H X L X X L L L H X H X X L H H L X X L X L L H L X X H X L H H H X X X L L L H HX X X HLH（2） 译码器及主流芯片译码器中常见的芯片有双2-4线译码器74LS139，其引脚结构图和真值表分别如下：14131211109161234567双2-4线译码器 74LS139Vcc2G2A2B2Y 02Y 12Y 21Y 31G1A1B1Y 01Y 11Y 21582Y 3GND图2-3-2 74LS139引脚结构图 表2-3-2 2-4线译码器真值表输入端输出端允许G选择B AY 0（____________________0BA G Y =） Y 1（_________________1B A G Y =） Y 2（_________________2B A G Y =）Y 3（______________3B A G Y =）H X X H H H H L L L L H H H L L H H L H H L H L H H L H LH HH H H L在74LS139中，引脚G 用于控制输出。

实验三译码器、数据选择器及其应用一、实验目的1．熟练掌握集成译码器、数据选择器的工作原理、逻辑功能。

2．熟练掌握集成译码器、数据选择器实现某些逻辑函数。

二、实验器件1、3线-8线译码器74LS138×12、8选1数据选择器74LS151×13、4输入二与非门74LS20×14、六反相器74LS04×1三、实验内容1、74LS138的功能测试(1)、74LS138引脚图：(2)、74LS138功能表：注：2G =G 2A +G 2B 2、74LS138用作逻辑函数发生器(1)、用74LS138和门电路实现逻辑函数 F=AB+AC+BC 实验步骤：将逻辑函数转化为最小项逻辑表达式 画卡诺图：由卡诺图得到：F=A BC+A B C+AB C +ABC=Σm (3,5,6,7) =7.6.5.3m m m m =7.6.5.3Y Y Y Y用一片74LS138和一片74LS20搭建电路：BC A 00 01 11 10 01 1111(2)、用74LS138和门电路实现逻辑函数F=A BC+A B C+AB C（判偶电路）(3)、用74LS138和门电路设计一个全加器3、74LS151功能测试(1)、74LS151引脚图：(2)、74LS151功能表：4、74LS151和门电路实现逻辑函数(1)、用74LS151和门电路实现逻辑函数 F=AB+AC+BC 实验步骤：将逻辑函数转化为最小项逻辑表达式 画卡诺图：由卡诺图得到：F=A BC+A B C+AB C +ABC=Σm (3,5,6,7)=m 0.0+m 1.0+m 2.0+m 3.1+m 4.0+m 5.1+m 6.1+m 7.1 74LS151输出Y=m 0.D 0+m 1.D 1+m 2.D 2+m 3.D 3+m 4.D 4+m 5.D 5+m 6.D 6+m 7.D 7 若令F=Y ，A=C ，B=B ，C=A 则D 0= D 1= D 2= D 4=0 D 3= D 5= D 6= D 7=1 根据以上分析，画出电路图：BC A 00 01 11 10 01 1111(2)、用数据选择器74LS151实现函数F=Σm (0,2,7,8,13)。

电力学院数字电路与数字逻辑院（系）：计算机科学与技术学院实验题目：数据选择器和译码器应用专业年级：学生：学号：一、实验目的和要求：1、了解并掌握集成组合电路的使用方法。

2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。

3、使用数据选择器和译码器实现特定电路。

二、实验容：1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。

（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。

）画出电路的原理图，将电路下载到开发板进行验证。

根据题意画出真值表如下根据上表，可画出原理图试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的.2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。

画出电路的原理图，通过仿真进行验证。

血型献血受血a b c dA 0 0 0 0B 0 1 0 1AB 1 0 1 0O 1 1 1 1真值表：a b c d Y0 0 0 0 10 0 0 1 00 0 1 0 10 0 1 1 00 1 0 0 00 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 01 0 0 1 01 0 1 0 11 0 1 1 01 1 0 0 11 1 0 1 11 1 1 0 11 1 1 1 1 根据上表，可画出原理图验证逻辑功能表，仿真结果如下3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。

根据题意画出真值表如下输入输出Ci A B S Co0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1根据上表，可画出原理图.验证逻辑功能表，仿真结果如下4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。

竭诚为您提供优质文档/双击可除数据选择器和译码器实验报告篇一：实验二译码器与数据选择器的功能测试及应用(实验报告)实验2译码器与数据选择器的功能测试及应用一.实验目的与要求（5分）1.掌握中规模集成译码器与数据选择器的逻辑功能和使用方法；2.学习用集成译码器与数据选择器构成组合逻辑电路的方法。

三、实验原理与内容（20分）1.译码器（1）译码与译码器的概念译码是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意，实现译码功能的电路称为译码器。

（2）译码器分类译码器分为通用译码器（包括二进制、二─十进制译码器）与显示译码器（包括TTL共阴显示译码器、TTL共阳显示译码器等）两大类。

（3）利用译码器实现组合逻辑函数二进制、二─十进制译码器的输出端的逻辑式是以输入变量最小项(取反)的形式，故这种译码器也叫最小项译码器，利用最小项译码器可以实现简单的组合逻辑电路。

2.数据选择器（1)数据选择器概念与功能数据选择器可以实现从多路数据传输中选择任何一路信号输出，选择的控制由地址码决定。

数据选择器可以完成很多的逻辑功能，例如函数发生器、并串转换器、波形产生器等。

（2）用数据选择器实现组合逻辑函数选择器输出为标准与或式，含地址变量的全部最小项。

例如四选一数据选择器输出如下：Y=A1A0D3+A1A0D2+A1A0D1+A1A0D0而任何组合逻辑函数都可以表示成为以上的表示形式，故可用数据选择器实现。

四．实验步骤与记录（30分）1.译码器74Ls139功能测试测试译码器74Ls139中任意一组2-4线译码器的功能，其中译码器的输入端s、A1、A0接拨码开关输出口，输出Y0~Y3接发光管。

改变拨码开关开关的状态，观察输出，写出Y0~Y3的输出。

实验电路图如下：（请同学们完善，要求用铅笔做图)2.用译码器实现逻辑函数F=Abc+Abc。

用拨码开关开关输入信号A、b、c，发光二极管观察输出F。

实验电路图如下：（请同学们完善，要求用铅笔做图)3.用8选1数据选择器74Ls151实现函数F=Abc+Abc+Abc+Abc，用拨码开关开关输入信号A、b、c，发光二极管观察输出F。

译码器和数据选择器实验总结译码器和数据选择器实验总结本实验主要内容为熟悉译码器和数据选择器的原理和操作，大致内容如下：一、简介译码器是一种将二进制输入信号转换成更加易读的输出信号的电路，其中包括多路译码器、十位译码器、编码器等。

数据选择器通常出现在计算机系统中，该器件的作用是将多种输入信号转换成一种指定的输出信号。

二、原理1.译码器原理译码器是一种将二进制、十六进制等格式的数字信号转换成常见的按键输入信号信号的电路，它由一组控制端、一组输出端以及一个多位的数据输入端所组成。

当某一组特定的输入条件出现时，译码器会将这组特定输入条件转换成一组不同的输出信号，而其他的输入条件则不会产生任何的输出信号。

2.数据选择器原理数据选择器是一种将输入信号的取值从多种多样的可能范围内取出其中的一种，然后将输出信号的取值传送到输出端的一种电路，它具有输入、输出和控制三端。

在数据选择器的运行过程中，当控制端取得特定的值时，数据选择器会从多个输入端中提取出对应的输入值输出到输出端，而当控制端取得不同的值时，数据选择器会从多个输入端中提取出不同的输入值输出到输出端。

三、实验1.译码器实验本实验采用74LS138作为译码器，实验目的是通过对其输入端和输出端的测试，得出译码器的功能特性和工作原理。

经过实验，发现，译码器将输入信号x、y、z的二进制信号转换成由8个输出信号(A、B、C、D、E、F、G、H)组成的更加易读的信号，当某一组特定的输入信号出现时，该特定的输入条件转换成一组不同的输出信号，而其他的输入条件则不会产生任何的输出信号。

2.数据选择器实验本实验采用CD4567作为数据选择器，实验目的是通过使用数据选择器，观察输入信号和输出信号，实现指定的信号的转换。

经过实验，发现，当控制端取得特定的值时，数据选择器会从多个输入端中提取出对应的输入值输出到输出端，而当控制端取得不同的值时，数据选择器会从多个输入端中提取出不同的输入值输出到输出端，这样的控制能够实现输入信号和输出信号之间的转换。

(7) 学习定时分析工具的使用方法。

74138 的实验报告数字系统设计综合实验报告 数字系统设计综合实验报告 实验名称 :1 、加法器设计2、编码器设计3、译码器设计4、数据选择器设计5、计数器设计 6、累加器设计 7、交通灯控制器设计班级: 姓名: 学号: 指导老师 :实验 1 加法器设计掌握用 Verilog HDL 语言设计多位加法器的方法。

(6) 学习运用波形仿真验证程序的正确性。

1) 实验目的(1) 复习加法器的分类及工作原理。

(2) 掌握用图形法设计半加器的方法。

(3) 掌握用元件例化法设计全加器的方法。

(4) 掌握用元件例化法设计多位加法器的方法。

(5)2) 实验原理加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。

目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。

加法器可分为1 位加法器和多位加法器两大类。

1 位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。

(1) 半加器如果不考虑来自低位的进位而将两个1 位二进制数相加，称半加。

实现半加运算的电路则称为半加器。

若设A和B是两个1位的加数，S是两者相加的和，C是向高位的进位。

则由二进制加法运算规则可以得到。

(2) 全加器在将两个1 位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。

实现全加运算的电路则称为全加器。

若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向咼位的进位。

则由二进制加法运算规则可以得到3)(1)(2)(3) 实验内容及步骤用图形法设计半加器，仿真设计结果。

用原件例化的方法设计全加器，仿真设计结果用原件例化的方法设计一个4 为二进制加法器，仿真设计结果，进行定时分析。

(4) 用Verilog HDL 语言设计一个4 为二进制加法器，仿真设计结果，进行定时分析。

实验三 译码器和数据选择器一、实验目的1. 掌握中规模集成译码器74LSl39的逻辑功能和使用方法。

2. 掌握中规模集成数据选择器74LSl53的逻辑功能和使用方法。

二、实验仪器及材料1. 数字示波器2. 器件74LSl39 双2－4线译码器 1片74LSl53 双4选1数据选择器 1片 74LS00 二输入端四与非门 l 片三、实验内容1. 译码器功能测试将74LSl39译码器按图3.1接线, 按表3.1输入电平分别置位, 填输出状态表1413121110981234567VCC 2G 2A 2B 2Y02Y12Y21G 1A1B1Y01Y11Y21Y315162Y3GND74LS139接电平开关 接电平显示图3.12. 译码器转换将双2－4线译码器转换为3－8线译码器。

(1) 画出转换器电路图。

(2) 在实验台上接线并验证设计是否正确。

(3) 设计并填写该3－8线译码器功能表表3.1输入输出使能选择G B A Y0Y1Y2Y3H X XL L LL L HL H LL H H3. 数据选择器的测试及应用（1）将双4选1数据选择器74LSl53参照下图, 测试其功能并填写功能表。

表3-2选择端数据输入端输出控制输出B A C0C1C2C3G YX X X X X X HL L L X X X LL L H X X X LL H X L X X LL H X H X X LH L X X L X L(2) 用双4选1数据选择器74LSl53实现函数Y=AB+AC, 画出其逻辑电路图, 并通过实验测试填写函数Y=AB+AC的真值表3-3。

表 3-3四、实验报告1. 画出实验内容2.3的接线图, 填写表格。

2. 总结译码器和数据选择的使用体会。

译码器和数据选择器实验报告实验目的：1.了解译码器和数据选择器的原理和功能2.掌握译码器和数据选择器的使用方法3.探究译码器和数据选择器在数字电路中的应用实验仪器和材料：1.实验板2.译码器芯片（74LS138）3.数据选择器芯片（74LS151）4.电源线5.逻辑开关6.连接线实验原理：译码器是数字电路中的一种组合逻辑电路，用于将输入的代码转换为对应的输出信号。

它根据输入代码的不同，从多个输出端口中选择一个端口输出高电平信号。

数据选择器是一种多路选择器，根据输入的数据选择信号选择其中一个输入端口的数据进行输出。

数据选择器的功能是根据数据选择信号选择其中一个输入端口的数据，输出到输出端口。

实验步骤：1.将译码器芯片（74LS138）插入到实验板的芯片插座上。

2.连接三个逻辑开关到译码器芯片的输入端（A0、A1和A2）上，分别作为输入代码。

3.设计一个逻辑电路，将译码器芯片的八个输出端口（Y0至Y7）连接到八个发光二极管上，并通过跳线帽连接到正电源。

4.打开实验板的电源开关。

5.依次操作逻辑开关，观察发光二极管的亮灭情况，并记录每个二极管对应的输入代码。

6.将数据选择器芯片（74LS151）插入到实验板的芯片插座上。

7.连接三个逻辑开关到数据选择器芯片的输入端（S0、S1和S2）上，作为数据选择信号。

8.连接四个逻辑开关到数据选择器芯片的输入端（A0、A1、A2和A3）上，作为输入数据。

9.设计一个逻辑电路，将数据选择器芯片的四个输出端口（Y0至Y3）连接到四个发光二极管上，并通过跳线帽连接到正电源。

10.重复步骤5，观察发光二极管的亮灭情况，并记录每个二极管对应的数据选择信号和输入数据。

实验结果：译码器的输出结果与输入代码一一对应，示例如下：-输入代码000，输出Y0高电平，其余输出端口为低电平。

-输入代码001，输出Y1高电平，其余输出端口为低电平。

-...-输入代码111，输出Y7高电平，其余输出端口为低电平。

数字电路与逻辑设计实验报告实验三利用MSI设计组合逻辑电路(一)姓名：黄文轩学号：17310031班级：光电一班一、实验目的1.熟悉编码器.译码器数据选择器等组合逻辑功能模块的功能与使用方法。

2掌握用MSI设计组合逻辑电路的方法.二、实验器件1.数字电路实验箱数字万用表、示波器。

2.虚拟器件: 74LS197, 74LSI38. 74LS151,及各种门电路三、实验预习1、数据分配器考虑输入信号D为0和1的情况D=0：无论A、B、C输入如何，输出的F0--F7均为1D=1：地址信号ABC对应位置的输出为0，其他位置输出为1.这与74LS138正常工作时的逻辑相同。

因此我们只需要将D作为芯片工作与否的控制端即可。

即将D与G1连接，G——2——A——=G——2——B——=0。

就能实现目标功能。

使用Multisum仿真电路以验证接法的正确性：电路图如下所示：将仿真结果与数据分配器真值表对比：通过仿真过程我们可以看出，电路实现了将G1送来的数据只通过一条线反向送到输出端的功能。

二、基于门电路的半加半减器设计首先我们需要得到器件的真值表：基于真值表画出卡诺图并化简逻辑表达式：Y:C:根据卡诺图化简可以得到：Y=A⊕BC=(S⊕A)B这样我们可以得到使用一个与门和两个异或门实现的半加半减器，其电路图如下：使用Multisum仿真检验正确性，以74LS197作为动态输入观察输出波形，仿真结果如下图所示：波形可以与真值表对应，我们判断这种电路接法是有效正确的。

三、基于74LS138的半加半减器设计我们根据真值表得到，Q = S—A—B+ S—AB—+ SA—B+ SAB—, C = S—AB+ SA—B如果希望用74LS138的输出替代上述的逻辑表达式，我们使S与S2相连，A与S1相连，B与S0相连，则上式化简为Q=Y——1——*——Y——2——*——Y——5——*——Y——6——，C = Y——3——*——Y——5——.只需要将译码器中几个输出端接入与非门即可。

数据选择器、译码器、全加器实验
一、实验目的
1、熟悉数据选择器的功能。

2、熟悉译码器的工作原理和使用方法。

3、设计应用译码器，进一步加深对它的理解。

4、学习用中规模集成电路的设计方法。

二、实验所用仪器和芯片
1、双4选1数据选择器74LS153 1片
2、双2线-4线译码器74LS139 2片
3、四两输入与非门74LS00 1片
3、TEC-5(TDS-2)实验系统1台
三、实验内容
1、用Quartus II设计一个4选1的数据选择器
4个输入端输入4组周期不同的信号，改变数据选择引脚的电平和使能端（低电平有效）的电平，产生四种不同的组合，观察每种组合下数据选择器的的输出信号情况；
2、用2线-4线译码器设计一个3线-8线译码器，框图如下：
G
B A Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
G
B
A
Y0
Y1
Y2
Y3
D
A2
A1
A0
3、用数据选择器（1片74LS153）设计实现一位全加器，实现电路并验证其正确性。

附74LS153和74LS139管脚图
输入输入输出
Vcc G2 A1 2D3 2D2 2D1 2D0 2Y 输出Vcc G2 A1 B22Y0 2Y1 2Y2 2Y3
G1 A0 1D3 1D2 1D1 1D0 1Y GND G1 A1 B11Y0 1Y1 1Y2 1Y3 GND 输入输出输入输出
74LS139。

实验三译码器、数据选择器及其应⽤实验三译码器、数据选择器及其应⽤⼀、实验⽬的1．熟练掌握集成译码器、数据选择器的⼯作原理、逻辑功能及扩展应⽤。

2．⼀般了解利⽤译码器、数据选择器可以实现某些逻辑函数和其它⽤途。

⼆、实验⽤元器件1.双2－4译码器74LS139×12.3线-8线译码器74LS138×13.双4选1数据选择器74LS153×14.8选1数据选择器74LS151×15.2输⼊四与⾮门74LS00×16.4输⼊⼆与⾮门74LS20×1三、实验内容1、测试74LS139的逻辑功能图1 74LS139集成电路引脚图如图1所⽰，74LS139内有两个2- 4译码器，表1是译码器的真值表。

E为使能端，低电平有效，它既可控制电路的⼯作状态，也可⽤于实现扩展功能。

E=0时，2-4译码器⼯作；E=1时，输出信号全部为⾼电平，输出状态与输⼊编码⽆关。

B、A是选择信号，可视为译码器的地址码，B为⾼位，A为低位，两位地址码有四种组合状态，每种组合状态对应⼀路输出Y0~Y3。

表1 2-4译码器真值表（注：×为任意态）实验步骤： 1）接线按图1的引脚接线,测试单个2- 4译码器的功能（只接74LS139芯⽚中的⼀个译码器），1B 、1A 、1E 输⼊端接逻辑电平信号，1Y 0、1Y 1 、1Y 2 、1Y 3输出端接指⽰灯。

２）测试当E=1时，看四个输出信号的逻辑电平是否全“1”。

当E=0时，2- 4译码器进⼊正常⼯作状态，给1B 、1A 选择信号端加不同组合逻辑电平，观察输出端1Y 0、1Y 1 、1Y 2 、1Y 3所接指⽰灯的变化，红灯亮表⽰“1”电平，绿灯亮表⽰“0”电平，看是否符合真值表2所⽰其功能。

表2 2- 4译码器逻辑功能表3）利⽤74LS139译码器实现“同或”门电路图2 ⽤74LS139译码器实现“同或”逻辑门电路接线图表3 ⽤74LS139译码器实现“同或”逻辑门电路真值表将实验结果填⼊表中，验证其逻辑关系。

实验三译码器和数据选择器(有数据)一. 实验目的1. 了解译码器和数据选择器的工作原理。

2. 学习译码器和数据选择器的基本使用方法。

二. 实验器材1. 7404 TTL集成电路 1片2. 7447 BCD-7 段译码器 1片3. 74138 3-8 译码器 1片4. 两个按钮开关5. 数字低电平信号发生器6. DSO 数字示波器7. 面包板8. 杜邦线三. 实验原理1. 译码器译码器是将码的形式转换为某个特定的输出形式。

常见的译码器有 BCD-7 段译码器及二进制-8 译码器等。

其中，BCD-7 段译码器是将 BCD 码转换为 7 段管的控制信号；而二进制-8 译码器是将二进制码转换为控制特定逻辑门输出的信号。

2. 数据选择器数据选择器是根据控制信号选取特定的输入数据，并输出到特定位置。

常见的数据选择器有 2-1 数据选择器和 4-1 数据选择器等。

其中，2-1 数据选择器是将两个输入信号中的某一个信号输出给下一级逻辑电路；而4-1 数据选择器则是将四个输入信号中的某一个信号输出给下一级逻辑电路。

1. 搭建 BCD-7 段译码实验电路（1）将 7447 BCD-7 段译码器、两个按钮开关、数字低电平信号发生器、DSO 数字示波器及面包板准备好。

（2）将杜邦线一端插入数字低电平信号发生器的 GND、CLK、DATA 和 LATCH 等接口中，另一端分别插入面包板上的 GND、K1、K2 和 L。

（5）将两个按钮开关用杜邦线与面包板连接起来。

（6）用杜邦线将 G、B、C、Q0-Q7、A、Y1、Y2、Y3、K1、K2、L 等 14 个端口连接在一起。

（7）将数字示波器的探头，接在 7447 BCD-7 段译码器的 A 端口和 GND 端口上。

电路示意图如下：（8）将面包柿子插入电源插头，并打开电源。

（9）按下 K1 或 K2 按钮，观察数字示波器上的输出信号。

按下按钮 K1，显示的是数字 0-5，按下按钮 K2，显示的是数字 6-9。

成绩教师签名EDA技术实验报告实验名称：组合＼时序逻辑设计仿真测试实验地点：科技楼322实验批次：9学号: 1000210416姓名：李刚实验日期：2012 年10 月17 日实验二三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器Verilog 实现一、实验目的：通过本次实验掌握三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器的Verilog 语言输入方法，进一步掌握仿真器的使用方法。

二、实验要求：1、利用Verilog 语言设计（三线—八线译码器），并仿真；2、利用Verilog 语言输入方法设计（四选一数据选择器），并仿真；3、利用Verilog 语言输入方法设计（数据比较器），并仿真；4、利用Verilog 语言输入方法设计BCD 译码器，并仿真；三线---八线译码器参考程序：module exam38(a,b,c,y,en);input a,b,c,en;output[7:0] y;reg[7:0] y;always @(en or a or b or c)beginif(en) y=8'b11111111;elsebegincase({c,b,a})3'b000: y<=8'b11111110;3'b001: y<=8'b11111101;3'b010: y<=8'b11111011;3'b011: y<=8'b11110111;3'b100: y<=8'b11101111;3'b101: y<=8'b11011111;3'b110: y<=8'b10111111;3'b111: y<=8'b01111111;endcaseendendendmodule数据选择器参考程序:module example4(z,a,b,c,d,s1,s2,); input s1,s2;input a,b,c,d;output z;reg z;always @(s1 or s2)begincase({s1,s2})2'b00: z=a;2'b01: z=b;2'b10: z=c;2'b11: z=d; endcaseendendmodule数据比较器参考程序:module compare(equal,a,b);input a,b;output equal;assign equal=(a==b)?1:0;endmodule两位数据比较器/* 2bit COMPARATOR */module COMP ( A, B, LG, EQ, SM ); input [1:0] A, B;output LG, EQ, SM;assign { LG, EQ, SM } = FUNC_COMP ( A, B ); function [2:0] FUNC_COMP;input [1:0] A, B;if ( A > B )FUNC_COMP = 3'b100;else if ( A < B )FUNC_COMP = 3'b001;elseFUNC_COMP = 3'b010;endfunctionendmodule二进制编码器/* Data Difinision */`define SW_IN0 4'b0001 `define SW_IN1 4'b0010 `define SW_IN2 4'b0100 `define SW_IN3 4'b1000 /* ENCORDER */module ENC ( IN, Y );input [3:0]IN;output [1:0]Y;assign Y = FUNC_ENC ( IN );function [1:0] FUNC_ENC;input [3:0] IN;case ( IN )`SW_IN0:FUNC_ENC = 0;`SW_IN1:FUNC_ENC = 1;`SW_IN2:FUNC_ENC = 2;`SW_IN3:FUNC_ENC = 3;endcaseendfunctionendmoduleBCD 译吗器/* Data Difinision */`define OUT_0 10'b00_0000_0001 `define OUT_1 10'b00_0000_0010 `define OUT_2 10'b00_0000_0100 `define OUT_3 10'b00_0000_1000 `define OUT_4 10'b00_0001_0000 `define OUT_5 10'b00_0010_0000 `define OUT_6 10'b00_0100_0000 `define OUT_7 10'b00_1000_0000 `define OUT_8 10'b01_0000_0000 `define OUT_9 10'b10_0000_0000 `define OUT_ERR 10'b00_0000_0000 /* DECORDER */module DEC ( IN, OUT, ERR );input [3:0]IN;output [9:0]OUT;output ERR;assign {ERR, OUT} = FUNC_DEC ( IN );function [10:0] FUNC_DEC;input [3:0] IN;case ( IN )0:FUNC_DEC = {1'b0, `OUT_0};1:FUNC_DEC = {1'b0, `OUT_1};2:FUNC_DEC = {1'b0, `OUT_2};3:FUNC_DEC = {1'b0, `OUT_3};4:FUNC_DEC = {1'b0, `OUT_4};5:FUNC_DEC = {1'b0, `OUT_5};6:FUNC_DEC = {1'b0, `OUT_6};7:FUNC_DEC = {1'b0, `OUT_7};8:FUNC_DEC = {1'b0, `OUT_8};9:FUNC_DEC = {1'b0, `OUT_9};default:FUNC_DEC = {1'b1, `OUT_ERR};endcaseendfunction实验总结：1.进一步掌握对Quartus的使用。