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时序逻辑电路verilog_hdl建模

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verilog 组合逻辑 时序逻辑

verilog 组合逻辑 时序逻辑

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Verilog硬件描述语言(7)设计实例

Verilog硬件描述语言(7)设计实例

[例5]. 3-8译码器设计实例（利用赋 值语句设计组合逻辑） module decoder(out,in); output [7:0] out; input [2:0] in; assign out = 1‘b1<<in;/**** 把最低位的1 左移 in（根据从in口输入的值）位，并 赋予out ****/ endmodule
多路器设计方案之三: module mux3( out, a, b, sel); output out; input a, b, sel; reg out; always @( a or b or sel ) begin if( sel ) out = a; else out = b; end endmodule
[例9]. 输出驱动器设计实例 三态输出驱动器设计方案之一: module trist1( out, in, enable); output out; input in, enable; assign out = enable? in: 'bz; endmodule
三态输出驱动器设计方案之二: module trist2( out, in, enable ); output out; input in, enable;
[例3].利用task和电平敏感的always块设 计比较后重组信号的组合逻辑. module sort4(ra,rb,rc,rd,a,b,c,d); parameter t=3; output [t:0] ra, rb, rc, rd; input [t:0] a, b, c, d; reg [t:0] ra, rb, rc, rd; always @(a or b or c or d) //用电平敏感的always块描述组合逻辑

精品文档-数字电路设计及Verilog HDL实现(康磊)-第5章

精品文档-数字电路设计及Verilog HDL实现(康磊)-第5章

第5章 时序逻辑电路
2) 钟控R-S
在CP=0期间， G3、 G4门被封锁， RD =1、 SD =1， 触
发器状态保持不变。 在CP=1期间， G3、 G4门的输出由R和S端信号决定，
即 RD 、 SD 受R和S控制， 决定触发器的输出状态。
第5章 时序逻辑电路
下面对触发器状态受R和S控制的过程进行分析。
的激励端或控R制D 端；S DQ和 是触发器的两个输出端， 这两个 输出端的状态是互补的。 基本RQ-S触发器的逻辑符号如图
5.2.1(b)所示， 输入端的小圆圈表示低电平或负脉冲有效。
第5章 时序逻辑电路
图5.2.1 与非门构成的基本R-S触发器
第5章 时序逻辑电路
2) 设电路的两个稳定状态分别为1状态和0状态， 其定义分别
第5章 时序逻辑电路
图5.1.2 (a) 米利(Mealy)型; (b) 摩尔
(Moore)型
第5章 时序逻辑电路
5.2 集成触发器
5.2.1 触发器的工作原理 1. 与非门构成的基本R-S 1) 如图5.2.1(a)所示， 将两个与非门输出端交叉耦合到输入
端就可以构成一个基本R-S触发器电路。 图中， G1和G2是两个 与非门， 和 是与非门的两个输入端， 也可称为触发器
第5章 时序逻辑电路
图5.1.1 时序逻辑电路的构成方框图
第5章 时序逻辑电路
图5.1.1中，X(x1， x2， …，xi)为外部输入信号；Z(z1， z2，…，zj)是组合逻辑电路输出信号； W(w1，w2，…，wl)为存 储电路输入信号；Y(y1，y2， …， yk)为存储电路的输出信号， 也是组合逻辑电路的部分输入信号。
Qn1
SD

通信工程实验报告

通信工程实验报告

通信工程实验报告班级：通信2012-04班学号：20122211 姓名：刘涛实验一：FPGA实验_BDPSK调制解调器设计一、实验目的⒈学习BDPSK 原理的硬件实现方法。

⒉学习用VerilogHDL 硬件描述语言建模时序逻辑电路的能力。

二、实验报告要求由于在 BPSK 解调中，相干载波恢复可能出现相位模糊，所以在实际应用中经常采用 BDPSK（二进制差分相移键控）方式。

BDPSK 方式不需要在解调端恢复相干参考信号，非相干接收机容易制造而且成本低，因此在无线通信系统中被广泛使用。

在 BDPSK 系统中，输入的二进制序列先进行差分编码，然后再用BPSK 调制器调制。

⒈ BDPSK 调制系统的结构图。

（Microsoft Visio 中截图）⒉ BDPSK 调制器模块的VerilogHDL 代码及注释。

⒊功能仿真和时序仿真结果的波形。

（ModelSim 中截图）⒋（选做）开发板验证后的波形。

（示波器上拍照）三、实验结果1、调制器和解调器的外引脚图和内部结构图图1.1 调制器的外部引脚图1.2 调制器的内部结构图1.3 解调器的外部引脚图1.4 解调器的内部结构2、调制器模块和解调器模块的VerilogHDL 代码及注释（1）差分编码module chafen( reset_n,clk,a,b );input reset_n;input clk;input a;output b;reg c;assign b = a ^ c ;always @( posedge clk or negedge reset_n )if(!reset_n)c <= 0 ;elsebeginc <= b;endEndmodule（2）控制器module Controller(clk,reset_n,data,address,clk_DA,blank_DA_n,sync_DA_n);input clk ;input reset_n ;input data ;output [ 4 : 0 ] address ;output clk_DA ; //数模转换器控制信号output blank_DA_n ; //数模转换器控制信号output sync_DA_n ; //数模转换器控制信号reg [ 4 : 0 ] address_data;reg c ;always @( posedge clk or negedge reset_n )beginif(!reset_n)c<=1'bz;elsec<=data;endalways @( posedge clk or negedge reset_n )beginif(!reset_n)address_data<=5'b00000;else if(c==data)address_data<=address_data+5'b00001;elsebegincase(data)1'b0:address_data<=5'b00000;1'b1:address_data<=5'b10000;default:address_data<=5'bzzzzz;endcaseendendassign address = address_data;assign clk_DA = clk;assign blank_DA_n = 1'b1;assign sync_DA_n = 1'b1;Endmodule（3）查找表module LookUpTable(clk,reset_n,address,dataout,);input clk;input reset_n;input [ 4 : 0 ] address;output [ 7 : 0 ] dataout;reg [ 7 : 0 ] LUT [ 0 : 31 ];always @( posedge clk or negedge reset_n )beginif( !reset_n )begin//用C编程计算出的查找表采样值填在这里LUT[ 0 ] <= 8'h7f;//0°LUT[ 1 ] <= 8'h97;LUT[ 2 ] <= 8'haf;LUT[ 3 ] <= 8'hc5;LUT[ 4 ] <= 8'hd9;LUT[ 5 ] <= 8'he8;LUT[ 6 ] <= 8'hf4;LUT[ 7 ] <= 8'hfc;LUT[ 8 ] <= 8'hfe;LUT[ 9 ] <= 8'hfc;LUT[ 10 ] <= 8'hf5;LUT[ 11 ] <= 8'hea;LUT[ 12 ] <= 8'hda;LUT[ 13 ] <= 8'hc7;LUT[ 14 ] <= 8'hb2;LUT[ 15 ] <= 8'h9a;LUT[ 16 ] <= 8'h81;//180°LUT[ 17 ] <= 8'h69;LUT[ 18 ] <= 8'h51;LUT[ 19 ] <= 8'h3b;LUT[ 20 ] <= 8'h27;LUT[ 21 ] <= 8'h17;LUT[ 22 ] <= 8'hb ;LUT[ 23 ] <= 8'h3 ;LUT[ 24 ] <= 8'h0 ;LUT[ 25 ] <= 8'h1 ;LUT[ 26 ] <= 8'h8 ;LUT[ 27 ] <= 8'h13;LUT[ 28 ] <= 8'h22;LUT[ 29 ] <= 8'h35;LUT[ 30 ] <= 8'h4a;LUT[ 31 ] <= 8'h62;endendassign dataout = LUT[ address ];endmodule⒊ 功能仿真和时序仿真结果的波形图1.5 功能仿真图1.6 时序仿真实验二MATLAB实验_OFDM误码率仿真（AWGN）一、实验目的：1、掌握OFDM 的基本原理。

第十讲(可综合的组合时序逻辑电路)

第十讲(可综合的组合时序逻辑电路)

1.概述
寄存器传输级（RTL）是按照存储器之间的数据 流描述一个数字电路。RTL级语法是Verilog HDL 语言的一个子集，即是可综合的那部分语法内容； 主要描述数据任何在寄存器之间传输、控制和处 理。用这部分语法去描述实际的电路行为，即为 在RTL建模。
1.概述
Verilog HDL的行为级描述，是面向电路的行为， 比RTL建模更加灵活；它可以通过各种方法描述 电路的行为，不需要有物理电路与之对应；行为 级描述没有严格的代码规范，更多用于高层次抽 象方面的应用；它带有很强的软件设计思想；行 为级的语法包括RTL级语法，覆盖Verilog语法中 的大部分。
rtll级描述语言逻逻辑优化最终的门级电路翻译工艺优化设计约束及与工艺有关的单元库3可综合风格设计的一般原则?使用veriloghdl进行可综合设计时其设计风格直接影响逻辑综合最终产生的门级网表从而影响电路的效率
第四章 现场可编程逻辑器件的应用 设计技术
4.1 Verilog HDL硬件描述语言
可综合风格的组合逻辑电路设计 可综合风格的时序逻辑电路设计
4 .可综合的组合 逻辑电路设计 在用always语句描述组合逻辑时，注意在这种描 述中，对每种输入组合输出都必须有一个值与之 对应，否则会导致锁存器产生。 例如： 4位比较器，给定两个4位输入a、b。如果 a>b，则agtb输出为高电平；如果a<b，则altb输 出为高电平；a=b，则aeqb输出为高电平。
4 .可综合的组合 逻辑电路设计 （3）使用always描述组合逻辑电路： 1）在敏感列表中使用电平敏感事件。 2）为变量赋值要使用阻塞赋值。 3） always块内赋值的变量必须为寄存器变量。 因此尽管组合逻辑不含任何记忆单元，但如果变 量需要在always块内赋值，就必须定义为寄存器 变量。但这并不表示所描述的数字电路系统中包 含有记忆元件。

杭电第5章时序电路的Verilog设计

杭电第5章时序电路的Verilog设计
Case({S1,S0}) p160 00:A=2 01:A=4 10:A=6 11:A=8
Verilog的描述风格
5.9.1 RTL描述 ：一切用各种独立的组合电路模块和独立的寄存器模块，但不涉 及底层具体逻辑门结构或触发器电路细节，来构建描述数字电路的形式。
5.9.2 行为描述：比如例3-21。Verilog HDL的模块只描述电路的功能或行为，而 没有直接指明或涉及实现这些行为的硬件结构。

5.1 基本时序元件的Verilog表述
5.1.1 基本D触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
5.1 基本时序元件的Verilog表述
5.1.2 用UDP表述D触发器
含异步复位控制的边沿触发型D触发器
Q: 现态；Q+：次态；-：保持原状态；？任意数据
5.1 基本时序元件的Verilog表述
5.1.3 含异步复位和时钟使能的D触发器及其Verilog表述
含异步复位/时钟使能型触发器及其Verilog表述
关键词posedge：posedge CLK时钟上升沿敏感。
相对应的，还有negedge CLK时钟下降沿敏感。
使用移位操作符设计移位寄存器

有符号数左右移的操作符：

对于右移操作时，一律将符号位，即最高位填补 移除的位。 左移操作同普通左移一样，移出腾空的位用0填补。
5.4 可预置型计数器设计
5.4.1 同步加载计数器
4.6 keep属性应用
有时设计者希望在不增加与设计无关的信号连线的条件下，在仿真中也能详细了解 定义在模块内部的某数据通道上的信号变化情况。但往往由于此信号是模块内部临 时性信号或数据通道，在经逻辑综合和优化后被精简掉并除名了，于是在仿真信号 中便无法找到此信号，也就无法再仿真波形中观察到此信号。为解决这个问题，可 以使用keep属性，通过对关心的信号定义keep属性，告诉综合器把此信号保护起来， 不要删除或优化掉，从而使此信号能够完整地出现在仿真信号中。

Verilog_HDL十进制计数器实验Quartus90非常详细的步骤

实验二十进制计数器实验该实验将使用Verilog硬件描述语言在DE2-70开发平台上设计一个基本时序逻辑电路——1位十进制计数器。

通过这个实验，读者可以了解使用Quartus工具设计硬件的基本流程以及使用Quartus II内置的工具进行仿真的基本方法和使用SignalTap II实际观察电路运行输出情况。

SignalTap II是Quartus工具的一个组件，是一个片上的逻辑分析仪，可以通过JTAG电缆将电路运行的实际输出传回Quartus进行观察，从而省去了外界逻辑分析仪时的很多麻烦。

实验步骤3.1建立工程并完成硬件描述设计1.打开Quartus II工作环境，如图3-1所示。

图3-1Quartus II工作环境界面2.点击菜单项File->New Project Wizard帮助新建工程。

参看图3-2。

图3-2选择New Project Wizard打开Wizard之后，界面如图3-3所示。

点击Next，如图3-3。

第23页共208页图3-3New Project Wizard界面3.输入工程工作路径、工程文件名以及顶层实体名。

这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定的工程名与顶层实体名都是Counter10，输入结束后，如图3-4所示。

点击Next。

图3-4输入设计工程信息4.添加设计文件。

界面如图3-5所示。

如果用户之前已经有设计文件（比如.v文件）。

那么再次添加相应文件，如果没有完成的设计文件，点击Next之后添加并且编辑设计文件。

图3-5添加设计文件5.选择设计所用器件。

由于本次实验使用Altera公司提供的DE2-70开发板，用户必须选择与DE2-70开发板相对应的FPGA器件型号。

在Family菜单中选择Cyclone II，Package选FBGA，Pin Count选896，Speed grade 选6，确认Available devices中选中EP2C70F896C6，如图3-6。

EDA技术及应用—基于FPGA的电子系统设计：基于Verilog hdl的数字电路设计


10100
1111
15
10101
8421BC 余三码 D码
0000
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0010
0101
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0110
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1100
-
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-
-
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-
4位格雷码
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
4'b0011:a_to_g=7'b1111001; //显示3
4'b0100:a_to_g=7'b0110011; //显示4
4'b0101:a_to_g=7'b1011011; //显示5
4'b0110:a_to_g=7'b1011111; //显示6
4'b0111:a_to_g=7'b1110000; //显示7
4: y= {d[2:0],d[3]}; // rol
5: y= {d[3],d[3:1]}; // asr
6: y= {d[1:0],d[3:2]}; // ror2
7: y= d;
// noshift
default: y = d;
图6-2 基本门电路仿真结果
综合结果如图6-3所示。
图6-3 基本门电路综合结果
2、 三态逻辑电路

连载《fpga线下培训-第6天》【FPGA数据流建模、行为级建模、结构化建模区别】及【Ve。。。

连载《fpga线下培训-第6天》【FPGA数据流建模、⾏为级建模、结构化建模区别】及【Ve。

这篇⽂件记录，FPGA的3种建模⽅式及基本的Verilog HDL语法，内容会根据学习进度，不断更新⼀、FPGA的3种建模⽅式 A、数据流建模（assign）在数字电路中，信号经过组合逻辑时会类似于数据流动，即信号从输⼊流向输出， 并不会在其中存储。

当输⼊变化时，总会在⼀定时间以后体现在输出端 同样，我们可以模拟数字电路的这⼀特性，对其进⾏建模，这种建模⽅式通常被称为数据流建模 1.1、是使⽤连续赋值语句(assign)对电路的逻辑功能进⾏描述，该⽅式特别便于对组合逻辑电路建模 1.2、连续驱动，连续赋值语句是连续驱动的，也就是说只要输⼊发⽣变化，都会导致该语句的重新计算。

　 1.3、只有线⽹型的变量才能在assign语句中被赋值 1.4、因为assign语句中被赋值的变量，在仿真器中不会存储其值，所以该变量必须是线⽹（Nets）类型，不能是寄存器（reg）类型 1.5、线⽹类型的变量，可以被多重驱动，也就是说可以在多个assign语句中驱动同⼀个net 1.6、reg型变量，不能被不同的⾏为进程（eg：always块）驱动 1.7、建议使⽤assign对组合逻辑建模，这是因为assign语句的连续驱动特点与组合逻辑的⾏为⾮常相似， ⽽且在assign语句中加延时可以⾮常精确地模拟组合逻辑的惯性延时。

1.8、assign语句与⾏为语句块（always和initial）、其它连续赋值语句、门级模型之间是并⾏的。

⼀个连续赋值语句是⼀个独⽴的进程，进程之间是并发的，同时也是交织的 B、⾏为级建模（initial、always）　 ⾏为⽅式的建模是指采⽤对信号⾏为级的描述（不是结构级的描述）的⽅法来建模。

在表⽰⽅⾯，类似数据流的建模⽅式，但⼀般是把⽤initial 块语句或always 块语句描述的归为⾏为建模⽅式。

Verilog HDL数字设计教程(贺敬凯)第4章


module multiplexer_N( X1,X2,X3,X4, sel,Y);
parameter N=8; //该参数定义了一个8位的4选1多 路选择器 input[N-1: 0] X1,X2,X3,X4;
第4章 Verilog HDL常用电路设计 input[1:0] sel;
output reg [N-1: 0] Y; always @(sel,X1,X2,X3,X4) case(sel) 2'b00: Y = X1;
output reg[N-1:0] out; always @(enable,input3,input2,input1,input0) begin
第4章 Verilog HDL常用电路设计
if(enable==2'b00) out=input3; else out='bz; if(enable==2'b01) out=input2; else out='bz;
endmodule
第4章 Verilog HDL常用电路设计 程序说明：
(1) 程序中定义了一个输入sel，一个输出Y，使用控制 信号sel来确定Y的输出。 (2) 由于本程序涉及求以2为底的对数计算，因此若修改 参数N，sel的位数就要手工做相应调整，这样才可实现任意 位数的译码器。
第4章 Verilog HDL常用电路设计
第4章 Verilog HDL常用电路设计
begin case(sel) 3'b000: result=X+Y; //加法 3'b001: result=X-Y; //减法 3'b010: result=X<<1; //左移1位 3'b011: result=X>>1; //右移1位 3'b100: result=X&Y; //相与 3'b101: result=X^Y; //异或 3'b110: result=~X; //求反 3'b111: result=X; //直通 endcase end endmodule
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l 描述
• • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • module FSM(clk,clr,out,start,step2,step3); input clk,clr,start,step2,step3; output[2:0] out; reg[2:0] out; reg[1:0] state,next_state; parameter state0=2'b00,state1=2'b01, state2=2'b11,state3=2'b10; always @(posedge clk or posedge clr) begin if (clr) state <= state0; else state <= next_state; end always @(state or start or step2 or step3) begin case (state) state0: begin if (start) next_state <=state1; else next_state <=state0; end state1: begin next_state <= state2; end state2: begin if (step2) next_state <=state3; else next_state <=state0; end state3: begin if (step3) next_state <=state0; else next_state <=state3; end default: next_state <=state0; endcase end always @(state) begin case(state) state0: out=3'b001; state1: out=3'b010; state2: out=3'b100; state3: out=3'b111; default:out=3'b001; endcase end endmodule
D锁存器
• module D_latch(Q,D,E); • output Q; • input D,E; • reg Q; • always @ (E or D) • if (E) Q<=D; //same as: if (E==1) • endmodule
D触发器
• module D_FF(Q,D,CP); • output Q; • input D,CP; • reg Q; • always @ (posedge CP) • Q<=D; • endmodule
always结构的要点
• 在一个always块中只能用阻塞或非阻塞一 种赋值方式。 • 不要在一个以上的always块中对同一个变 量赋值。
复杂D触发器
• • • • • • • • • • • • • • • • • • • module D_FF(Q,QN,D,CP,Sd,Rd); output Q,QN; input D,CP,Sd,Rd; reg Q,QN; always @ (posedge CP or negedge Sd or negedge Rd) if (~Sd ||~Rd) // 置1与置0 低电平有效 if(~Sd) begin Q<=1'b1; QN<=1'b0; end else begin Q<=1'b0; QN<=1'b1; end else begin Q<=D; Q<=~D; end endmodule //异步置1与置0
计数器
• • • • • • • • • • • • • • • module counter74161 (CEP,CET,PE,D,CP,CR,Q,TC); input CEP,CET,PE,CP,CR; input[3:0] D; output TC; output [3:0] Q; reg[3:0] Q; wire CE; assign CE=CEP&CET; assign TC=CET&(Q==4'b1111); always @(posedge CP or negedge CR) if(~CR) Q<=4'b0000; else if (~PE) Q<=D; else if (~CE) Q<=Q; else Q<=Q+1'b1; endmodule
时序逻辑电路verilog_hdl建模
always initial
always结构
always @ (敏感事件） begin //逻辑描述 end
敏感事件
• 电平敏感 • 边沿敏感 posedge 用变量名表达 ( verilog_hdl关键字 ) negedge
阻塞与非阻塞赋值
• 阻塞赋值 ＝ • 非阻塞赋值 <= begin begin B=A; B<=A; C=B+1; C<=B+1; end end
移位寄存器
• • • • • • • • • • • • • • • • • module shift74194(S1,S0,D,Dsl,Dsr,Q,CP,CR); ////p303 input S1,S0; input Dsl,Dsr; input CP,CR; input[3:0] D; output[3:0] Q; reg[3:0] Q; always @(posedge CP or negedge CR) if( ~CR) Q<=4'b0000; else case ({S1,S0}) 2'b00 :Q<=Q; 2'b01 : Q<={Q[2:0],Dsr}; 2'b10 : Q<={Dsl,Q[3:1]}; 2'b11 : Q<=D; endcase endmodule