出租车计价器VHDL程序与仿真 2011.8月修改

电子科技大学成都学院学院标准实验报告（实验）课程名称数字电路EDA设计与应用姓名乱弹的枇杷学号 1240830专业电气工程及其自动化指导教师张一、实验名称出租车计费器的设计二、实验目的1、了解出租车计费器的工作原理。

2、学会用V HDL 语言编写正确的七段码管显示程序。

3、数量掌握用V HDL 编写复杂功能模块。

4、进一步数量状态积在系统设计中的应用。

三、实验原理出租车计费器一般都是按公里计费，通常是起步价xx元（xx元可以行走x公里），然后再是xx元/公里。

所以要完成一个出租车计费器，就要有两个计数单位，一个用来计公里，另外一个用来计费用。

通常在出租车的轮子上都有传感器，用来记录车轮转动的圈数，而车轮子的周长是固定的，所以知道了圈数自然也就知道了里程。

在这个实验中，就要模拟出租车计费器的工作过程，用直流电机模拟出租车轮子，通过传感器，可以得到电机每转一周输出一个脉冲波形。

结果的显示用8个七段码管，前四个显示里程，后三个显示费用。

在设计VHDL程序时，首先在复位信号的作用下将所有用到的寄存器进行清零，然后开始设定到起步价记录状态，在此状态时，在起步价规定的里程里都一直显示起步价，直到路程超过起步价规定的里程时，系统转移到每公里计费状态，此时每增加一公里，计费器增加相应的费用。

为了便于显示，在编写过程中的数据用BCD码来显示，这样就不存在数据格式转换的问题。

比如表示一个三位数，那么就分别用四位二进制码来表示，当个位数字累加大于9时，将其清零，同时十位数字加1，依此类推。

四、实验内容本实验要完成的任务就是设计一个简单的出租车计费器，要求是起步价3元，准行1公里，以后1元/公里。

显示部分的七段码管扫描时钟选择时钟模块的1KHz，电机模块的跳线选择GND端，这样通过旋钮电机模块的电位器，即可达到控制电机转速的目的。

另外用按键模块的S1来作为整个系统的复位按钮，每复位一次，计费器从头开始计费。

直流电机用来模拟出租车的车轮子，没转动一圈认为是行走1米，所以每旋转1000 圈，认为车子前进1公里。

湖南人文科技学院课程设计报告课程名称： VHDL语言与EDA课程设计设计题目：出租车自动计价器设计系别：专业：班级：学生姓名:学号:起止日期: 2011年6月13日～2011年6月26日指导教师:教研室主任:摘要随着我国社会经济的全面发展，各大中小城市的出租车营运事业发展迅速，出租车已经成为人们日常出行选择较为普遍的交通工具。

出租车计价器是出租车营运收费的专用智能化仪表，是出租车市场规范化、标准化以及减少司机与乘客之间发生纠纷的重要设备。

一种功能完备、简单易用、计量准确的出租车计价器是加强出租车行业管理、提高服务质量的必备品。

根据预定的设计要求和设计思路，我们使用VHDL硬件描述语言设计了一个实际的基于Altera FPGA芯片的出租车自动计价器系统，介绍了该系统的电路结构和程序设计。

通过在QuartusII6.0软件中编译和下载测试，得到了仿真波形和关键的设计结果。

经过在实验箱上进行硬件测试，证明该出租车计价系统具有实用出租车计价器的基本功能，如能进一步完善，将可以实用化和市场化。

关键词：出租车自动计价器；VHDL； FPGA ；QuartusII6.0目录设计要求 01、方案论证与对比 01.1方案一 01.2方案二 (1)1.3两种方案的对比 (2)2、实验步骤和设计过程 (2)2.1计程模块 (2)2.2等待计时模块 (2)2.3计费模块 (2)3、调试与操作说明 (3)3.1QuartusII中的VHDL程序 (3)3.2程序的编译与及仿真波形 (6)3.3程序的下载与功能的测试 (7)4、课程设计心得体会 (8)5、元器件及仪器设备明细 (9)6、参考文献 (10)7、致谢 (11)出租车自动计价器设计设计要求设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分，用四位数码管显示总金额，最大值为99.99元，行车里程单价1元/公里，等候时间单价0.5元/10分钟，起价3元（3公里起价）。

EDA课程设计：出租车计费系统学生姓名：所在班级：指导老师：完成时间：一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；二、课程设计要求实际中出租车的计费工作原理一般分成3个阶段：（1）车起步开始计费。

首先显示起步价（本次设计起步费为7.00元）,车在行驶3 km 以内，只收起步价7.00元。

（2）车行驶超过3 km后,按每公里2.2元计费（在7.00元基础上每行驶1 km车费加2.2元）,车费依次累加。

（3）行驶路程达到或超过9 km后(车费达到20元)，每公里加收50%的车费,车费变成按每公里3.3元开始计费。

车暂时停止（行驶中遇红灯或中途暂时停车）不计费，车费保持不变。

若停止则车费清零，等待下一次计费的开始三、基本设计思想1、根据出租车计费原理，将出租车计费部分由5个计数器来完成分别为counterA，counterB，counterC，counterD，counterE。

①计数器A完成车费百位。

②计数器B完成车费十位和个位。

③计数器C完成车费角和分。

④计数器D完成计数到30（完成车费的起步价）。

⑤计数器E完成模拟实现车行驶100 m的功能。

2、行驶过程中车费附加50%的功能：由比较器实现。

3、车费的显示:由动态扫描电路来完成。

用专用模块来实现，完成数据的输入即动态数据的显示。

4、通过分析可以设计出系统的顶层框图如图3.1所示：图3.1 系统的顶层框图四、出租车计费系统的实现1、系统的总体框图2、程序流程图图4.2程序流程图3、系统各功能模块的实现（1）模块JIFEI的实现：图 4.3 模块模块JIFEI见图4.3。

输入端口START、STOP、PAUSE、JS分别为汽车起动、停止、暂停、加速按键。

课程设计报告书题目出租车简易计费器设计课程设计任务书课题题目摘要----------------jifei---------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jifei isport ( clk,rst,en,en1:in std_logic;lc0,lc1,lc2,lc3:out std_logic_vector(3 downto 0);jj0,jj1,jj2,jj3:out std_logic_vector(3 downto 0));end jifei;architecture lab10_4 of jifei issignal Q00:std_logic_VECTOR(3 DOWNTO 0);--jifei0 signal Q01:std_logic_VECTOR(3 DOWNTO 0);--jifei1 signal Q02:std_logic_VECTOR(3 DOWNTO 0);--jifei2 signal Q03:std_logic_VECTOR(3 DOWNTO 0);--jifei3 signal Q1:integer range 0 to 10000;--JIZONGLUCHENG signal Q10:std_logic_VECTOR(3 DOWNTO 0);--lc0 signal Q11:std_logic_VECTOR(3 DOWNTO 0);--lc1 signal Q12:std_logic_VECTOR(3 DOWNTO 0);--lc2 signal Q13:std_logic_VECTOR(3 DOWNTO 0);--lc3 signal Q2:integer range 0 to 10000;--jidengdaishijianbeginprocess ( clk, rst)beginif clk'event and clk='1' thenif en='1' thenif en1='1' then --JILUCHENGQ1<=Q1+1;if Q10= "1001" THENQ10<="0000" ;IF Q11="1001" THENQ11<="0000";if Q12= "1001" THENQ12<="0000" ;IF Q13="1001"THENQ13<="0000";ELSEQ13<=Q13+1;END IF;ELSEQ12<=Q12+1;END IF;ELSEQ11<=Q11+1;END IF;ELSEQ10<=Q10+1;END IF; --JILUCHENGJIESUIF Q1<=3 THEN --JISUANLUCHENGFEIYONGQ00<="0101";ELSEif Q00= "1001" THENQ00<="0000" ;IF Q01="1001" THENQ01<="0000";if Q02= "1001" THENQ02<="0000" ;IF Q03="1001"THENQ03<="0000";ELSEQ03<=Q03+1;END IF;ELSEQ02<=Q02+1;END IF;ELSEQ01<=Q01+1;END IF;ELSEQ00<=Q00+1;END IF; --LUCHENG FEIYONG JISUANJIESUEND IF;ELSEQ2<=Q2+1;IF Q2>5 THEN --JISUANDENGDAISHIJANDFEIYONGif Q00= "1001" THENQ00<="0000" ;IF Q01="1001" THENQ01<="0000";if Q02= "1001" THENQ02<="0000" ;IF Q03="1001"THENQ03<="0000";ELSEQ03<=Q03+1;END IF;ELSEQ02<=Q02+1;END IF;ELSEQ01<=Q01+1;END IF;ELSEQ00<=Q00+1;END IF;END IF;END IF;END IF;END IF;IF RST='0' THENQ00<="0000";Q01<="0000";Q02<="0000";Q03<="0000";Q1<=0;Q2<=0;Q10<="0000";Q11<="0000";Q12<="0000";Q13<="0000";END IF;LC0<=Q10;LC1<=Q11;LC2<=Q12;LC3<=Q13;JJ0<=Q00;JJ1<=Q01;JJ2<=Q02;JJ3<=Q03;end process;end lab10_4;首行空两个中文字符；文字采用小四、宋体；行间距：多倍行距1.3；字数：200-400字左右关键词课题相关关键词，以分号间隔目录课程设计任务书............................................. 错误！未定义书签。

EDA设计论文题目基于VHDL出租车计费器设计学院专业班级学号姓名指导教师职称讲师2011年12月21日摘要：在科技高度发展的今天，集成电路和计算机应用得到了高速发展。

尤其是计算机应用的发展。

它在人们日常生活已逐渐崭露头角。

大多数电子产品多是由计算机电路组成。

而且将来的不久他们的身影将会更频繁的出现在我们身边。

本设计利用VHDL语言、CPLD设计出租车计费系统，以QuartusⅡ软件作为开发平台，设计了出租车计费器系统程序并进行了程序仿真。

使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目和路程数目。

引言：1、VHDL语言VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。

VHDL主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。

除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。

VHDL的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分，即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。

在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。

VHDL具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计。

2、QuartusⅡ6.0简介Quartus II 是Alera公司推出的一款功能强大，兼容性最好的EDA工具软件。

用VHDL语言设计出租车计价器1个报价近年来，出租车行业发展迅速。

全国有数千家出租车公司，出租车计价器市场巨大。

随着电子科学技术的不断发展，特别是集成电路的飞速发展，电子设计自动化已经成为主要的设计手段。

随着EDA技术的蓬勃发展和FPGA等数字可编程器件的出现，数字出租车计价器的设计变得更加简单，性能更加稳定，可以实现更加复杂的功能。

此外，利用EDA软件可以方便地在计算机上实现设计和仿真。

本设计基于VHDL(FPGA)语言，是电子设计领域最具活力和前景的技术，未来必将取代一些过时的数字元件。

1.1课程设计的目的随着电子技术的不断发展和进步，集成电路的设计方法也在不断更新。

今天，传统的手工设计过程已经被先进的电子设计自动化(EDA)工具所取代。

只有基于硬件描述语言和逻辑综合的子项下的电路设计方法，才能满足集成电路系统设计日益复杂的要求，缩短设计周期，满足集成电路系统设计日益迫切的要求。

在这种情况下，传统的出租车计价器的设计方法已经跟不上现在的节奏，过去的出租车计价器的功能也远远不能满足实际需要。

以往出租车计价器的不稳定和功能短是大家开始寻找功能更强大、性能更稳定、价格更低廉的新型出租车计价器的缺点。

大规模可编程逻辑器件和VHDL硬件描述语言的出现使这一切成为可能。

本设计的研究目标和意义是使用价格低廉、性能稳定、价格低廉、扩展性强的出租车计价器，满足当前出租车市场的需求，从而解决当前出租车计价器存在的一系列问题。

1.2课程设计要求1.它可以实现充电功能。

收费标准为:按里程收费，起步费10.00元，车库3公里后再按2元/公里收费。

计价器收费或超过一定收费(如20元)时，每公里收取车费的50%，车停止收费。

2.实现预设功能:可以预设起步费，每公里收费，车行里程。

3.实现模拟功能:可以模拟汽车的启动、停止、暂停、速度等状态。

4.设计一个动态扫描电路:用两位小数显示票价。

5.用VHDL语言设计一个满足上述功能要求的出租车计价器，并用层次化设计方法设计电路。

（基于VHDL语言）出租车计价器自己做的大作业经过测试完全通过，不过里面的时间脉冲以及里程脉冲的时钟信号都比较难搞，不过可以修改其中的值来满足你们提供的时钟脉冲题目要求：（1）行程3公里内（包括3公里），且等待累计时间2分钟内（包括2分钟），起步费为10元；（2）3公里外（不包括3公里）以每公里2元，等待累计时间2分钟外（不包括2分钟）以每分钟以1.0元计费；（3）能显示行驶公里数、等待累计时间和最后的总费用；（4）本计费器的显示范围为0～99元，计价分辨率为1元；计程器显示范围为0～99公里，分辨率为1公里；计时器的显示范围是分钟的显示范围是0—99,分辨率为1分钟。

秒的显示范围是0—59。

分辨率为1秒本出租车计价器的设计共分4个模块：判断模块、时间模块、里程模块、计费模块。

总的设计图如图1所示：计价开始控制判断模块library ieee;use ieee.std_logic_1164.all;--entity judge isport(sclk,sta,lclk: in std_logic;dge: out std_logic);end;architecture beh of judge isbeginprocess(sta,lclk,sclk)variable a: integer range 0 to 64;beginif sta='1' thenif lclk'event and lclk='1' thena:=a+1;end if;if sclk'event and sclk='1' thenif a=0 thendge<='0';--shijian processelsedge<='1';--licheng processend if;end if;if sclk='1' thena:=0;end if;elsedge<='Z';end if;end process;end;时间模块library ieee;use ieee.std_logic_1164.all;--entity time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10); end;--architecture beh of time_count is beginprocess(sta,sclk,dge)variable count: integer range 0 to 60; variable ge: integer range 0 to 10; variable shi: integer range 0 to 10; variable t_c: std_logic;beginif sta='1' thenif dge='0' thenif sclk'event and sclk='1' then count:=count+1;if count=1 thent_c:='0';end if;if count=60 thencount:=0;ge:=ge+1;if ge>2 thent_c:='1';elsif ge>0 thent_c:='1';end if;if ge=10 thenge:=0;shi:=shi+1;if shi=10 thenshi:=0;end if;end if;end if;end if;end if;elsege:=0;shi:=0;t_c:='0';end if;minge<=ge;minshi<=shi;t_count<=t_c;end process;end;里程模块library ieee;use ieee.std_logic_1164.all; --entity time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10); end;--architecture beh of time_count is beginprocess(sta,sclk,dge)variable count: integer range 0 to 60; variable ge: integer range 0 to 10; variable shi: integer range 0 to 10; variable t_c: std_logic;beginif sta='1' thenif dge='0' thenif sclk'event and sclk='1' then count:=count+1;if count=1 thent_c:='0';end if;if count=60 thencount:=0;ge:=ge+1;if ge>2 thent_c:='1';elsif ge>0 thent_c:='1';end if;if ge=10 thenge:=0;shi:=shi+1;if shi=10 thenshi:=0;end if;end if;end if;end if;end if;elsege:=0;shi:=0;t_c:='0';end if;minge<=ge;minshi<=shi;t_count<=t_c;end process;end;计费模块library ieee;use ieee.std_logic_1164.all;--entity price_count isport(sta,t_count,d_count: in std_logic;mge,mshi: out integer range 0 to 10); end;--architecture beh of price_count issignal t_ge,t_shi: integer range 0 to 10; signal d_ge,d_shi: integer range 0 to 10; begin--process(sta,t_count)variable tshi: integer range 0 to 10:=1; variable tge: integer range 0 to 10;beginif sta='1' thenif t_count'event and t_count='1' then tge:=tge+1;if tge=10 thentge:=0;tshi:=tshi+1;if tshi=10 thentshi:=0;end if;end if;end if;elsetge:=0;tshi:=1;end if;t_ge<=tge;t_shi<=tshi;end process;--process(sta,d_count)variable dge,dshi: integer range 0 to 10; beginif sta='1' thenif d_count'event and d_count='1' then dge:=dge+2;if dge=10 thendge:=0;dshi:=dshi+1;if dshi=10 thendshi:=0;end if;end if;end if;elsedge:=0;dshi:=0;end if;d_ge<=dge;d_shi<=dshi;end process;--process(d_ge,d_shi,t_ge,t_shi) variable cge: integer range 0 to 1; variable ge,shi:integer range 0 to 10; beginge:=d_ge+t_ge;if ge>=10 thenge:=ge-10;cge:=1;elsecge:=0;end if;shi:=d_shi+t_shi+cge;mge<=ge;mshi<=shi;end process;end;显示模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity display isport(CLK:in std_logic;sminge,sminshi: in integer range 0 to 10;skmge,skmshi: in integer range 0 to 10;smge,smshi: in integer range 0 to 10;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0)); end;architecture one of display issignal cnt1:std_logic_vector(22 downto 0);signal S:std_logic_vector(2 downto 0);signal sel:std_logic_vector(2 downto 0);beginprocess(CLK)beginif CLK'event and CLK='1' THEN cnt1<=cnt1+1;end if;END PROCESS;S<=cnt1(5 downto 3);--300hzsel<="000" when S="000" else"001" when S="001" else"010" when S="010" else"011" when S="011" else"100" when S="100" else"101" when S="101" else"110" when S="110" else"111" when S="111" else"ZZZ";weixuan<=sel;process(sel,sminshi,sminge,skmshi,skmge,smshi,smge) variable num:integer range 0 to 10;begincase sel ISwhen"000"=>num:=sminge;when"001"=>num:=sminshi;when"011"=>num:=skmge;when"100"=>num:=skmshi;when"110"=>num:=smge;when"111"=>num:=smshi;when others=>num:=0;end case;case num ISwhen 0=>seg<="00111111";when 1=>seg<="00000110";when 2=>seg<="01011011";when 3=>seg<="01001111";when 4=>seg<="01100110";when 5=>seg<="01101101";when 6=>seg<="01111101";when 7=>seg<="00000111";when 8=>seg<="01111111";when 9=>seg<="01101111";when others=>seg<="00000000";end case;end process;end one;元件例化模块library ieee;use ieee.std_logic_1164.all;--entity comp isport(sclk,lclk,sta,dclk: in std_logic;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0)); end;--architecture beh of comp is--component judge isport(sclk,sta,lclk: in std_logic;dge: out std_logic);end component;--component time_count isport(sta,sclk,dge: in std_logic;t_count: out std_logic;minge: out integer range 0 to 10;minshi: out integer range 0 to 10);end component;--component distance_count isport( sta,lclk,dge: in std_logic;kmge,kmshi: out integer range 0 to 10;d_count: out std_logic);end component;--component price_count isport(sta,t_count,d_count: in std_logic;mge,mshi: out integer range 0 to 10);end component;--component display isport(CLK:in std_logic;sminge,sminshi: in integer range 0 to 10;skmge,skmshi: in integer range 0 to 10;smge,smshi: in integer range 0 to 10;weixuan:OUT std_logic_vector(2 downto 0);seg:out std_logic_vector(7 downto 0));end component;--signal w,x,y: std_logic;signal time_ge,time_shi:integer range 0 to 10;signal pri_ge,pri_shi:integer range 0 to 10;signal dis_ge,dis_shi:integer range 0 to 10;--beginU1: judge port map(sta=>sta,sclk=>sclk,lclk=>lclk,dge=>w);U2: time_count port map(sta=>sta,sclk=>sclk,dge=>w,t_count=>x,minge=>time_ge,minshi=>time_shi);U3: distance_count port map(sta=>sta,lclk=>lclk,dge=>w,d_count=>y,kmge=>dis_ge,kmshi=>dis_shi);U4: price_count port map(sta=>sta,t_count=>x,d_count=>y,mge=>pri_ge,mshi=>pri_shi);U5: display port map(dclk,time_ge,time_shi,dis_ge,dis_shi,pri_ge,pri_shi,weixuan,seg);end;。

基于VHDL的出租车计费器的设计与研究摘要：文章利用VHDL语言设计了一种出租车计费器，能够实现计费及显示的功能。

采用动态扫描技术分别显示汽车载客时行驶里程、中途停车等待时间及总费用。

在Altera公司的QuartusⅡ9.0开发环境下进行了源程序的编译、仿真，下载到FPGA芯片EP1K30TC144-3进行了硬件测试，具有一定的实用价值。

关键词：VHDL；计费器；QuartusⅡ；FPGA出租车是现代人类的重要交通工具，而出租车的计费系统的安全性和先进性是人们普遍关心的问题，要求计费器性能稳定，计费准确，以及预防司机作弊行为等等都关系到乘客的切身利益。

因此，设计出符合人们普遍要求及放心的产品具有重要的意义。

采用模拟电路和数字电路设计的计价器整体电路的规模较大，用到的器件多，造成故障率高，难调试，对于模式的切换需要用到机械开关，机械开关时间久了会造成接触不良，功能不易实现。

基于单片机设计的计费器更新周期长，而且单片机程序是不通用的，不同的单片机芯片有不同的指令集，因此设计研发比较困难。

利用VHDL语言设计的基于CPLD/FPGA的出租车计费器不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、设计灵活、易于调试、修改方便。

1 出租车计费器的设计要求1.1 能够实现计费的功能费用的计算是按行驶的里程收费，设出租车的起价为5.00元，当里程小于3 km时，按起步价计算费用；当里程大于3 km时每公里按1.3元计费。

等待累计时间超过2 min，按每分钟1.5元计费。

所以总费用按下式计算：总费用=起费用+（里程-3 km）×里程单价+等候时间×等候单价。

1.2 能够实现显示的功能显示汽车行驶里程：用两位数字显示，显示方式为“XX”，单位为km。

计程范围为0～99 km，计程分辨率为1 km；显示等候时间：用两位数字显示分钟，显示方式为“XX”。

计时范围为0～59 min，计时分辨率为1 min；显示总费用：用四位数字显示，显示方式为“XXX.X”，单位为元。

电子技术课程设计报告课程名称：基于VHDL语言编写的出租车计价器程序学院：专业：班级：学号：姓名：成绩：2010年12月30日前言电子设计自动化（Electronics Design Automation—EDA）技术是现代电子工程领域的一门新技术。

它提供了基于计算机和信息技术的电路系统设计方法。

EDA技术就是依赖功能强大的计算机，对用电路描述语言描述的设计文件，自动地完成编译、化简、分割、综合、布线、优化、仿真等，直至实现既定的电子电路系统的功能。

EDA技术打破了软件设计和硬件设计间的壁垒，是一门综合性学科，一种新的技能技术。

它将设计效率和产品性能合二为一，代表了电子设计技术和电子应用技术的发展方向。

EDA技术是指以计算机为工作平台，融合应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动化设计。

随着计算机的普及，EDA软件已广泛地应用于电子电路的分析与设计中，它改变了以定量估算和电路实验为基础的传统设计方法，代表了当今电子设计技术的最新发展方向，成为现代电子线路设计的必不可少的工具与手段。

EDA（Electronic Design Automation）技术是指以计算机为工作平台，融合应用电子技术，计算机技术，信息处理及智能化技术，进行电子产品自动化设计的一门新技术。

EDA技术作为现代电子设计技术的核心，依赖于功能强大的计算机，在EDA 工具软件平台上，对硬件描述语言微逻辑描述手段完成的设计文件，自动地完成逻辑编译，逻辑化简，逻辑分割，逻辑宗和，布局布线，以及逻辑优化和仿真测试，直至实现既定的电子电路的功能。

在硬件方面，EDA技术融饿了大规模集成电路制造技术，集成电路板图设计技术，可编程器件编程技术，自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计CAD,计算机辅助制造CAM，计算机辅助分析CAA，计算机辅助测试CAT，计算机辅助工程CAE技术以及多种计算机语言的设计概念；在现代电子学方面融入了诸如计算机设计技术，电子线路设计理论，数字信号处理技术，数字系统建模和优化技术以积极与微波技术的长线技术理论等。

可编程逻辑器件电路设计课程设计报告出租车计费器的FPGA实现华南农业大学工程学院摘要出租车计费系统利用VHDL语言，以MAX+PLUSⅡ软件作为开发平台而设计。

系统包括五大模块——主控模块、分频模块、里程模块、计费模块和显示模块；预置和模拟汽车启动、停止、计费、暂停等功能，并动态扫描显示车费与里程。

关键词: 出租车计费系统VHDL语言MAX+PLUSⅡFPGA 数字系统目录1 方案比较与选择（须详细阐述创新点或新见解） (1)2 底层文件仿真与分析 (4)2.1 底层文件仿真 (4)2.2 底层文件分析 (4)3 顶层文件仿真与分析 (7)3.1 顶层文件仿真 (7)3.2 顶层文件分析 (7)4硬件验证分析 (8)5课程设计心得 (9)Abstract (10)参考文献 (11)附录（源代码）1．方案比较与选择1.1方案一图1图2出租车计费器方案一原理框图1.1.1出租车计费器方案一原理基于CPLD/FPGA的出租车的组成如图1所示。

各部分主要的功能如下：（1）A计数器对车轮的传感器送来的脉冲信号进行计数（每转一圈送一个脉冲）。

不同车型的车轮可能不一样，通过“设置1”对车型做出选择，以实现对不同车型直径的车进行调整。

（2）B计数器对百米脉冲进行累加，并输出实际的公里数的BCD码给出译码动态扫描模块。

每计，满500送出一个脉冲给出C计数器。

“设置2”实现起步公里数预制。

（3）C计数器实现步长可变（即单价可调）的累加计数，每500米计费一次。

“设置3”用来完成超价加费，起步价预制等。

（4）译码/动态扫描见路程与费用的数字译码后动态扫描的方式驱动数码管。

（5）数码管显示将公里数和计费金额平均用四位数码管显示（三位整数，1为小数）1.1.2出租车计费器方案一优点根据车型的车轮直径来进行脉冲调整，因为实际车轮大小并非完全一致，需要根据实际大小而重新设置；起步价调整。

起步价调整解决了由于地域的同步而导致起步价的不同，从而是出租车计费系统有更广和广阔的市场，同时也解决了由于起步价调整而更换计费系统的问题。