触发器、计数器、寄存器实验报告
一、实验内容与目的
1.JK触发器逻辑功能的测试。
2.利用JK触发器设计异步二进制计数器与测试其功能。
3.利用D触发器设计移位寄存器与测试其功能。
目的：了解JK触发器以及D触发器的功能以及学会设计异步二进制计数器和移位寄存器进行功能测试。
实验仪器：
自制硬件基础电路实验箱，双踪示波器
元器件：74LS112, 74LS75 。
二、实验预习内容：
本实验旨在了解JK触发器以及D触发器的功能，并且进行测试，设计异步二进制计数器和移位寄存器进行功能测试。
实验资料：
触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。
JK触发器：
在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。
本实验采用74LS112(或74LS76)双JK触发器，是下降边沿触发的边沿触发器。
引脚功能及逻辑符号如图1-1所示。
图1-1 74LS112双JK触发器引脚排列及逻辑符号
JK触发器的状态方程为
Qn+1=J Qn +K Qn，S＝R＝１
J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。
Q与Q—为两个互补输出端。
通常把Q=0、Q—=1的状态定为触发器“0”状态；而把Q=1、Q—=0定为“1”状态。
JK触发器常被用来构成缓冲存储器、移位寄存器和计数器。
图1-1左图为双下降沿JK触发器74LS112的外引线排列图。
JK触发器的工作原理如下：
1、S和R可将触发器置于额定状态1或0；之后应保持在高电平1。
2、S ＝R ＝１时，
Ａ、当J=K=0时，在CP 脉冲的作用下触发器保持原状态，即Qn+1=Qn ； B 、当J=0，K=1时，在CP 脉冲的作用下，触发器置“0”， 即Qn+1=0； C 、当J=1，K=0时，在CP 脉冲的作用下，触发器置“1”， 即Qn+1=1； D 、当J=K=1时，在CP 脉冲的作用下，触发器状态翻转，即Qn+1=Qn 下降沿触发JK 触发器的功能如表1-1。
表1-1
D 触发器：
在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为Qn+1=Dn ，其输出状态的更新发生在CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态。
D 触发器的应用很广，可用作数字信号的寄存、移位寄存、分频和波形发生等。
有很多种型号可供各种需要而选用，如双D 74LS74、四D 74LS175、六D 74LS175等。
表1-2为其真值表。
表1-2
图1-2为双D 74LS74的引脚排列及逻辑符号。
图1-2 74LS74引脚排列及逻辑符号
三、实验过程与数据分析
1.JK触发器（74LS112）逻辑功能的测试。
连接电路如下：
实验步骤：
1、连接电路图：在实验箱找到74LS112芯片按照如上图电路连接，引脚8接地，引脚16接5V电源；
2、电路完成连接，控制逻辑电平开关，将测试结果记录并填入下表：
由示波器观察JK触发器计数功能，截图如下：
分析：有上表的数据可知：1、S和R可将触发器置于额定状态1或0；之后应保持在高电平1。
2、S＝R＝１时，
1)、当J=K=0时，在CP脉冲的作用下触发器保持原状态，即Qn+1=Qn；
2)、当J=0，K=1时，在CP脉冲的作用下，触发器置“0”，即Qn+1=0；
3)、当J=1，K=0时，在CP脉冲的作用下，触发器置“1”，即Qn+1=1；
4)、当J=K=1时，在CP脉冲的作用下，触发器状态翻转，即Qn+1=Qn
由图可知，Jk触发器具有计数功能，每当下降沿波形翻转，输出波形的周期是时钟周期的二倍。
结论：置位端
S D复位端R D都为低电平有效，时钟下降沿到来时输出状态进行
翻转，其中Q1n
=J
Q n
+K
Q n。
可以知道，JK触发器的逻辑功能很完善，具有
计数，置1，置0，记忆等功能。
2.利用JK触发器设计异步二进制计数器与测试其功能。
本实验要用到3个Jk触发器，故取两个74LS112芯片进行实验
实验连接电路图如下所示：
实验步骤：
1、在实验箱上找到两个74LS112芯片F1,F2,F3，然后按照上图连接电路图。
2、其中两个芯片的引脚8接地，引脚16接5V电源，按照上图所示连接好电路。
S D置1，复位端R D置0进行复位清零，然后置R D为1 。
手3、测量：置位端
分析：由上表数据以及实验现象观察可知，没当一个脉冲到来，输出端就记下一个数，并按照Q3Q2Q1用二进制加以表示。
三位二进制数一共能计8个数，分别从0到7，均在上表中得以体现。
结论：JK触发器有计数功能，在第一个实验中也可以看出，JK触发器可以组成计数器逻辑，三个触发器可以组成8进制计数器，n个触发器可以组成2n进制计数器。
3.移位寄存器的设计与功能测试。
本实验中的移位寄存器是利用D触发器设计，D触发器的工作原理在实验资料中有体现，实验具体过程如下：
利用一片双D触发器74LS175（上升沿）构成移位寄存器，实验电路连接图如下所示：
其中，74LS175芯片进行电路连接图如下：
实验步骤：
1、找到74LS175芯片，按照上图的进行电路的连接， Vcc和GND端分别接+5V 电源和地。
2、控制CLK为逻辑0进行清理处理，然后置为逻辑1；然后在每一个手动CP单脉冲作用下，由D输入端输入高低电平100，此时为上升沿触发，观察个触发器
由上面两个表的数据变化可知：在D进入逻辑开关时，不断输入D并且进行右移，
每当一个时钟信号到来时，输出就会发生线性右移，实验现象正如步骤2中表所示；如果D接Q3端时，则进行Q3Q2Q1的循环右移，实验现象正如步骤3中表所示.
四、实验心得与感悟
此次实验为JK触发器、异步二进制加法计数器以及移位寄存器的功能测试，主要还是触发器的功能测试以及学会用触发器设计某些元器件来进行功能的测试与验证。
本次实验的总体过程并不是很复杂，因为这些知识以前比较了解，所以实验比较轻松，只是操作步骤方面还欠缺，仍需要加强这方面的练习。
但是本次实验的收获还是比较大的。
虽然以前这些知识都有所涉及，但通过这次试验又回顾了触发器的应用，并且也学到了在计数器和寄存器方面的应用和设计方法，深入了解了计数器和寄存器的内部逻辑实现原理。
这是以前学习时所涉及不到的，也许实验就是加强我们的实际动手能力并且更加形象的让我们学到的知识得到应用并创新。
