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八选一数据选择器1.4’b1001<<2=（6‘b100100），4’b1001>>2=（4’b0010 ）。
2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。
3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。
4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD）5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。
6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。
7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统）8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化）9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL）10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。
11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口）12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述）13、Verilog-HDL的数值集合由哪四种基本的值组成（0）、（1 ）、 x）、( z ）14、10’hxf=（10’xxxxxx1111 ）10’hzf=（10’zzzzzz1111 ）15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ）16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。
8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。
选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。
（1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。
838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。
如：CBA＝000，则选择D0数据到输出端，即Y＝D0。
新艺图库如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。
工作原理ab126计算公式大全74LS151功能表:在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。
例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。
数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。
1.逻辑特性(1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。
通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。
(2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即数据选择器的原理o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。
选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Q，为使能端，低电平有效。
图74LS151引脚排列使能端＝1时，不论A2～A0状态如何，均无输出（Q＝0，＝1），多路开关被禁止。
1）使能端＝0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0～D7中某一个通道的数据输送到输出端Q。
双4选1数据选择器实现8选1真值表一、任务介绍在数字电路设计中，数据选择器是一种常见的逻辑电路元件，用于从多个输入数据中选择一个输出。
双4选1数据选择器是一种特殊的数据选择器，它具备两组输入数据，每组包含4个输入信号，从而实现8选1的选择功能。
本文将深入探讨双4选1数据选择器的原理和真值表实现。
二、双4选1数据选择器原理双4选1数据选择器的原理基于逻辑门的组合，常见实现方式是使用与门（AND）、或门（OR）、非门（NOT）和选择门（MUX）。
以下是双4选1数据选择器的标准逻辑图：____ _______A0 ----| \ | || AND |----A| |A1 ----|____/ _______ OR |--------- Y| |_____|B0 ------------| || MUX |B1 ------------| ||_______|其中，A0、A1为第一组输入信号，B0、B1为第二组输入信号，Y为输出信号。
AND门用于生成选择信号A，OR门用于生成选择信号B，MUX门根据选择信号实现8选1的功能。
三、双4选1数据选择器真值表分析根据双4选1数据选择器的原理，可以得到其真值表。
由于该选择器具备8个输入和1个输出，总共有256种输入组合，我们将根据选择器的功能特点进行真值表的分析。
1. 选择信号A与选择信号B的关系双4选1数据选择器的第一组输入信号（A0、A1）和第二组输入信号（B0、B1）分别生成选择信号A和选择信号B。
根据逻辑电路的定义，选择信号A和选择信号B只能有一个为1，即A+B=1。
因此，我们可以根据选择信号的取值进行划分。
•当A=0，B=1时，第一组输入信号为数据输入，第二组输入信号为选择信号，此时选择器将根据第二组输入信号的取值选取相应的数据作为输出。
•当A=1，B=0时，第一组输入信号为选择信号，第二组输入信号为数据输入，此时选择器将根据第一组输入信号的取值选取相应的数据作为输出。
数字电路实验讲义杭州电子科技大学2010.04实验1 数据选择器的应用1 实验目的1.了解数据选择器的电路结构和特点。
2.掌握数据选择器的逻辑功能和测试方法。
3.掌握数据选择器的基本应用。
2 实验仪器与器件3 实验原理数据选择器又称为多路开关，是一种重要的组合逻辑部件。
它是一个多路输入、单路输出的组合电路，能在通道选择信号（或称地址码）的控制下，从多路数据传输中选择任何一路信号输出。
在数字系统中，经常利用数据选择器将多条传输线上的不同数字信号，按要求选择其中之一送到公共数据线上。
另外，数据选择器还可以完成其它的逻辑功能，例如函数发生器、桶形移位器、并串转换器、波形产生器等。
（一）用门电路设计四选一数据选择器四选一数据选择器表达式为301201101001d A A d A A d A A d A A Y +++=，由表达式可以得到当A 1A 0=00时，Y=d 0；A 1A 0=01时，Y=d 1； A 1A 0=10时，Y=d 2；A 1A 0=11时，Y=d 3，这样就起到数据选择的作用。
同时由表达式可以直接用门电路设计出数据选择器电路，该电路如图2.4.1所示。
（二）双四选一数据选择器74LS153的应用74LS153数据选择器集成了两个四选一数据选择器，外形为双列直插，引脚排列如图2.4.2所示，逻辑符号如图2.4.3所示，其中D 0、D 1、D 2、D 3为数据输入端，Q 为输出端，A 0、A 1为数据选择器的控制端（地址码），同时控制两个数据选择器的输出，S 为工作状态控制端（使能端），74LS153的功能表见表2.4.1。
用数据选择器74LS153实现组合逻辑函数设计举例：当变量数等于地址端的数目时，则直接可以用数据选择器来实现逻辑函数。
现设逻辑函数F （X ，Y ）=∑m （1，2），则可用一个四选一完成，根据数据选择器的定义：30120110100101D A A D A A D A A D A A )A ,Q(A +++=，令A 1=X ，A 0=Y ，1S =0（使能信号，低电平有效），1D 0=1D 3=0，1D 1=1D 2=1，那么输出Q=F 。
八选一数据选择器74LS151 设计一个8421BCD 非法码检测电路用八选一数据选择器 74LS151 设计一个 8421BCD 非法码检测电路，当输入为非法码组时，输出为 1,否则为零。
二进制数与B C D码的对应关系如表10所示。
写出函数Y的逻辑表达式。
画出电路图并接线调试，观察是否与表10相符。
表10 输入与输出关系由所给出二进制数与BCD码的对应关系可以列出输出Y的真值表,通过卡诺图化简得到了输出逻辑函数Y的最简表达式:Y=A3(A2A1Ao+A2A1Ao'+A2A1'Ao+A2'A1Ao+A2A1 'Ao'+A2'A1Ao)+A2'A1Ao*0+A2'A'Ao'*0所以可以用8选1数据选择器实现得D0=D1=G'=0，D2=D3=D4=Ds=D6=D,=D,A=A,B=B,C=C由此式可以画出逻辑图13如下所示:图13 8421BCD 非法码检测电路逻辑图根据图13所示所示的逻辑图，在Multisim环境下搭接电路图如图14所示，在图14所示的电路中，指示灯X1,X2，X3和X4用于指示输入的逻辑电平指示灯，X5用于指示输出的逻辑电平。
图14 8421BCD 非法码检测电路仿真图在图14所示的电路中，指示灯灭表示低电平，指示灯亮表示高电平。
当A，B，C,D 输入不同的电平时，其仿真结果如图15所示。
图15所对应的输入输出结果如表11所示。
表 11 8421BCD 非法码检测电路真值表图 15 8421BCD 非法码检测电路仿真结果由图15和表11的测试结果可知，8421BCD 非法码检测电路的测量结果与表10的真值表完全一致，说明图13所示的逻辑图完全正确。
双4选1数据选择器实现8选1真值表在数字逻辑电路中，数据选择器是一种常见的集成电路，它通常用于从多个输入信号中选取一个输出信号。
其中，双4选1数据选择器是一种特殊的选择器，它有两个数据输入端，一个双输入选择端和一个输出端。
而8选1真值表是一种逻辑表，其中有8个输入和1个输出，用来描述逻辑门的功能和行为。
在本文中，我们将探讨如何通过双4选1数据选择器来实现8选1真值表的功能，以及其在数字逻辑电路中的应用。
1. 双4选1数据选择器的基本原理和结构双4选1数据选择器是由两个4选1数据选择器和一个双输入选择端组成的。
其基本原理是根据选择端的输入信号来决定输出端连接的哪一个数据输入端。
具体而言，当选择端的输入信号为00时，输出端连接第一个数据输入端的信号；当选择端的输入信号为01时，输出端连接第二个数据输入端的信号；当选择端的输入信号为10时，输出端连接第三个数据输入端的信号；当选择端的输入信号为11时，输出端连接第四个数据输入端的信号。
2. 实现8选1真值表的过程要实现8选1真值表的功能，首先需要将8个输入信号分别连接到两个双4选1数据选择器的数据输入端。
根据8个输入信号的组合，将选择端的输入信号设置为相应的二进制数。
当输入信号为000时，选择端的输入信号为00；当输入信号为001时，选择端的输入信号为01；依此类推。
根据选择端的输入信号来确定输出端连接的数据输入端，从而得到输出信号。
3. 应用及意义双4选1数据选择器实现8选1真值表在数字逻辑电路中有着广泛的应用。
在多路选择器、译码器和多功能逻辑电路中，都可以采用双4选1数据选择器实现8选1真值表的功能。
其优点是占用空间小、功耗低、成本低、性能稳定。
它可以通过逻辑门的组合来实现多种逻辑功能，具有很强的灵活性和通用性。
4. 个人观点和理解在我看来，双4选1数据选择器实现8选1真值表的功能是一种非常巧妙的设计。
通过利用双4选1数据选择器的特性，可以将多个输入信号转换成一个输出信号，实现信号的选择和控制。
八选一数据选择器逻辑电路设计思路哎呀，这道题目可真是让人头疼啊！不过，别着急，我们一起来想办法解决这个问题吧！我们来看看这个题目的要求：八选一数据选择器逻辑电路设计思路。
简单来说，就是要我们设计一个逻辑电路，它可以从8个输入信号中选择其中一个输出。
这听起来好像很简单，但是实际上还是有一些细节需要注意的。
那么，我们现在就开始着手解决这个问题吧！我们需要明确一下这个逻辑电路的基本结构。
一般来说，这种类型的逻辑电路通常由触发器和多路复用器组成。
触发器可以用来存储输入信号的状态，而多路复用器则可以用来选择不同的输入信号进行处理。
接下来，我们需要考虑一下具体的实现方法。
对于这个问题，我们可以使用两个触发器和三个多路复用器来实现。
具体来说，我们可以将第一个触发器的Q0引脚连接到第二个触发器的D引脚上，这样就可以实现第一个触发器的输出与第二个触发器的输入相同。
然后，我们将第一个触发器的Q1引脚连接到第三个多路复用器的A引脚上，将第一个触发器的Q2引脚连接到第四个多路复用器的A引脚上，将第一个触发器的Q3引脚连接到第五个多路复用器的A引脚上，将第一个触发器的Q4引脚连接到第六个多路复用器的A引脚上，将第一个触发器的Q5引脚连接到第七个多路复用器的A引脚上，将第一个触发器的Q6引脚连接到第八个多路复用器的A引脚上。
这样一来，当第一个触发器的输出为1时，第二个触发器的输出就会被选择出来；当第一个触发器的输出为0时，第二个触发器的输出就不会被选择出来。
同样的道理，当第一个触发器的输出为1时，第三个、第四个、第五个、第六个、第七个和第八个多路复用器的输出都会被选择出来；当第一个触发器的输出为0时，这些多路复用器的输出就不会被选择出来。
我们还需要考虑一下如何控制这个逻辑电路的工作状态。
一般来说，我们可以使用一些基本的逻辑门来实现这一点。
比如说，我们可以使用与门来控制触发器的输出是否为高电平；使用或门来控制多路复用器的选择功能是否被激活；使用非门来控制整个逻辑电路的工作状态是否被改变。
八选一数据选择器原理在进行数据处理和分析的过程中，经常会遇到需要从一系列数据中选择一个特定的值的情况。
为了解决这个问题，可以使用八选一数据选择器。
八选一数据选择器是一种常见的选择器，它可以从八个选项中选择一个特定的值。
八选一数据选择器的原理很简单，它通过比较八个选项的值，然后选择出其中的一个作为最终的结果。
具体来说，八选一数据选择器首先会比较第一个选项和第二个选项的值，然后选择出较大或较小的一个作为当前的最值。
接下来，它会将当前的最值与第三个选项的值进行比较，然后再次选择出较大或较小的一个作为新的最值。
这个过程会一直进行下去，直到将所有的选项都比较完为止。
最终，八选一数据选择器会选择出最大或最小的一个值作为最终的结果。
八选一数据选择器的原理可以通过以下示例来说明。
假设有八个选项，分别是1、2、3、4、5、6、7和8。
首先，八选一数据选择器会将第一个选项1作为当前的最值。
然后，它会将当前的最值1与第二个选项2进行比较，选择出较大或较小的一个作为新的最值。
在这个例子中，新的最值是2。
接下来，八选一数据选择器会将新的最值2与第三个选项3进行比较，选择出较大或较小的一个作为新的最值。
以此类推，直到将所有的选项都比较完为止。
在这个例子中，最终的结果是8，因为8是这八个选项中最大的值。
八选一数据选择器的原理可以应用在各种场景中。
例如，在电子设备中，八选一数据选择器可以用来选择不同的输入信号，从而实现信号的切换和转换。
在数据分析中，八选一数据选择器可以用来选取最大或最小的数据，从而得出一些统计结果。
在机器学习中，八选一数据选择器可以用来选择最优的特征，从而提高模型的性能和效果。
八选一数据选择器是一种常见的选择器，它可以从八个选项中选择一个特定的值。
它的原理是通过比较选项的值，选择出最大或最小的一个作为最终的结果。
八选一数据选择器可以应用在各种场景中，从而实现不同的功能和目标。
通过了解八选一数据选择器的原理，我们可以更好地理解它的工作原理，并在实际应用中灵活运用。
实验报告
实验课名称：VHDL硬件描述语言实验名称：四选一数据选择器
专业名称：通信工程
班级：08级
学号：20081060198
学生姓名：谢德勇
教师姓名：周克峰
同组同学王旭林
实验日期2010年12月20日
一、实验名称：
四选一数据选择器
二、实验目的与要求：
设计一个四选1的数据选择器，初步掌握软件的使用方法以及硬件编程下载的基本技能。
三、实验内容:
1.通过VHDL编程，实现一个数据选择器，要求有4位数据输入端，1位数据输出端，通过2位地址输入信号寻址，并具有输出使能功能。
首先在xilinx10.1上进行功能和时序仿真，之后通过器件及其端口配置下载程序到开发平台。
如图所示：
d0～d3为数据输入端；本实验用实验平台的拨动开关实现4位输入信号(d0～d3)：
s为使能端，低电平有效； a[1..0]为地址输入端；
y为输出端。
本实验输出采用LED发光阵列的LED1。
注：要求非使能或是无效地址状态时，y输出0。
首先在xilinx10.1上进行功能和时序仿真，之后通过器件及其端口配置下载程序到开发平台中。
2.操作步骤：
1.在xilinx10.1建立工程，选择好相关器件，新建VHDL文件，输入相关实验的代码。
2.编译成功后，建立矢量波形文件，然后依次进行相应的功能仿真和时序仿真。
3.仿真结束后，参照开发系统所给的I/O端口映射表，通过开发
平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，进行引脚的锁定。
4.编译下载
通过对话框中的programm按钮，选择下载设备：USB-Blaster 进行下载仿真。
四、实验条件：
1. WindowsXP操作系统
2. xilinx10.1 EDA开发系统
3. spartan2硬件开发平台
五、实验原理：
1.算法流程：
四选一数据选择器执行对4个数据源的选择，d0,d1,d2,d3,定义为4个数据输入端口作为数据输入端。
使用两位地址码产生4个地址信号，由a0a1选择信号，从而实现y的选择输出。
真值表如下：
输入输出
A1 A0 D
0 0 D0
0 1 D1
1 0 D2
1 1 D3
六、源代码：
发送端：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity xdy_f is
Port ( D : in STD_LOGIC_VECTOR (3 downto 0);
S : in STD_LOGIC_VECTOR (1 downto 0);
Y : out STD_LOGIC_VECTOR (4 downto 0)); end xdy_f;
architecture Behavioral of xdy_f is
begin
process(S)
begin
case S is
when "00"=>Y(4)<=D(0);
when "01"=>Y(4)<=D(1);
when "10"=>Y(4)<=D(2);
when "11"=>Y(4)<=D(3);
when others=>null;
end case;
Y(3 downto 0)<=D(3 downto 0);
end process;
end Behavioral;
接收端：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity xdy_reciept is
Port ( D : in STD_LOGIC_VECTOR (3 downto 0);
S : in STD_LOGIC_VECTOR (1 downto 0);
Y : out STD_LOGIC);
end xdy_reciept;
architecture Behavioral of xdy_reciept is
begin
process(S)
begin
case S is
when "00"=>Y<=D(0);
when "01"=>Y<=D(1);
when "10"=>Y<=D(2);
when "11"=>Y<=D(3);
when others=>null;
end case;
end process;
end Behavioral;
七、实验结果与分析：
通过对实验的硬件实现，结果分析如下，对发送端，当对d0~d3端口赋予的值，当地址信号从00-11的取值变化时，输出相应的y 不同分别输出do-d3的值。
此时，显示输出的d0-d3和选择的y 值。
对接收端，当对d0~d3端口赋予的值，当地址信号从00-11的取值变化时，输出相应的y不同分别输出do-d3的值。
此时，显示输出的d选择的y值。
结果说明
4位输入数据分别是d4～d0：1、0、1、0，此时地址信号a[1..0]为“01”选通d1，LED12输出(灯亮)指示d1为高电平
若地址信号a[1..0]为“11”选通d7，LED12输出(灯亮)指示d7为高电平。
八、讨论和回答问题及体会：
1.实验室的spartan2在第一次不能进行下载调试。
通过安装相应的证书文件解决了上述问题。
2.使用spartan2安装目录中的\drivers\usb-blaster安装相应的驱动程序。
3对四选一数据选择器编译下载时，注意采用模式0的输入方式。
引脚指定过程中参照了开发系统所给的I/O端口映射表，找到开发平台上每个I/O器件附近的I/O编号，在映射表中找到相应的引脚名，仔细正确定义引脚，得出显示结果。
4.通过本实验对四选一数据选择器有了更深刻的了解，通过使用VHDL对数据选择器的编写可以更加形象的看到其功能。
在编写过程中对VHDL语言程序得到了加深和熟悉，巩固了所学的知识。
