CMOS静态特性

02 03
详细描述
CMOS电路的噪声容限受多种因素影响，如电源电压、温度和工艺偏差 等。当电路受到超过其噪声容限的噪声干扰时，其性能将受到影响，甚 至可能导致功能失效。
解决方案
提高噪声容限的方法包括优化电路设计、增加电源滤波和采用更稳定的 制程技术等。
功耗问题
总结词
功耗问题是集成电路设计中必须考虑的重要因素之一，它涉及到芯片的散热和能效等问题 。
压力和流量控制
精确控制工艺过程中的气体压力和流量，以 保证工艺的稳定性和重复性。
时间控制
合理控制各工艺步骤的时间，以保证材料生 长和反应的充分进行。
清洁和环境控制
保持生产环境的清洁度，防止污染和杂质对 电路性能的影响。
04 CMOS工艺中的问题与解 决方案
寄生效应
总结词
寄生效应是指集成电路中不期望 有的额外元件或效应，会对电路
详细描述
CMOS电路的功耗主要包括静态功耗和动态功耗两部分。静态功耗是指电路在没有信号活 动时的功耗，而动态功耗则是在信号活动时产生的功耗。过高的功耗可能导致芯片发热、 可靠性下降和能耗增加等问题。
解决方案
降低功耗的方法包括优化电路设计、采用低功耗制程技术和采用电源管理技术等。此外， 对于移动设备和电池供电的应用，低功耗设计尤为重要。
制作材料
01
02
03
硅片
作为集成电路的基础材料， 硅片的质量和纯度对 CMOS电路的性能有着至 关重要的影响。
金属材料
用于互连和导电，常用的 金属材料包括铜、铝等。
介质材料
用于绝缘和隔离，如二氧 化硅、氮化硅等。
制作工艺流程
薄膜沉积
通过物理或化学方法在 硅片上沉积所需的薄膜， 如氧化硅、氮化硅等。

CMOS电路特性与参数CMOS（Complementary Metal-Oxide-Semiconductor，互补式金属氧化物半导体）是一种常见的集成电路技术。

它由一对互补的MOSFET （金属氧化物半导体场效应晶体管）构成，具有高集成度、低功耗和高噪声抑制等优点。

在本文中，我们将探讨CMOS电路的特性和参数。

一、CMOS电路的基本特性CMOS电路采用了互补的nMOS和pMOS晶体管，使得在非导通状态下电流基本为零，从而实现了极低的静态功耗。

此外，由于nMOS和pMOS晶体管的互补作用，CMOS电路还具有较高的抗噪声性能和较宽的工作电压范围。

这些特性使得CMOS电路成为了现代集成电路设计的重要选择。

二、CMOS电路的关键参数1. 高电平（High Level，或简称"High"）和低电平（Low Level，或简称"Low"）电压：这两个参数定义了CMOS电路中表示逻辑状态的电压范围。

通常情况下，高电平电压应接近于供电电压（VDD），低电平电压应接近于地（GND）。

2. 阈值电压：阈值电压（Threshold Voltage）是指晶体管切换电流的参考电压。

对于nMOS晶体管，阈值电压为正值；对于pMOS晶体管，阈值电压为负值。

阈值电压决定了晶体管的导通和截止的条件。

3. 驱动能力：驱动能力（Drive Capability）是指CMOS电路对外部负载的驱动能力。

它通常由晶体管的截止电压和饱和电压确定。

高驱动能力可以保证信号在电路中的传输质量和速度。

4. 功耗：CMOS电路的功耗主要包括静态功耗和动态功耗。

静态功耗是指电路在静止状态下的功耗，主要由漏电流引起；动态功耗是指电路在切换状态时的功耗，主要由充电和放电电流引起。

降低功耗是CMOS电路设计的一个重要目标。

5. 速度：CMOS电路的速度取决于晶体管的开关速度和电路中的延迟。

晶体管的开关速度主要由其驱动能力和晶体管的尺寸确定；电路中的延迟主要由线路长度、传输门的个数等因素决定。

M8 M6
Mb2 IREF2
Vout1
Vin Iss cloc k
Vout2
M1
M2
Vb1
M4 M b3
M9 M10
M7
M8
Mb1
M11
22
设计的前置放大器
AV
M7 M8 M10 M9
gM 4 gM 0 gM 1
Vom
clk M11
Vop
晶体管 M1,M2,M3,M4
尺寸W/L(m) 2u/180n 600n/180n 500n/180n 4u/300n 1u/180n
+ －
一部分失调电压。
回踢噪声的来源
12
开关电容比较器

在许多A/D转换系统应用中，输入端常会有一个采样保持电路。这样会使得
输入信号在采样时钟相位发生变化时才变化。这种应用的比较器可以采用开关电 容的结构，这是一种将开关电容电路和开环应用比较器相结合的电路。其特点是 可以采用单端结构的电路来比较差分信号，而且很方便使用自动校零技术来消除
VOSlatch
Out+
Latch
Out-
2 Input Re ferred Offset V
OSpreamp

1 2 VOSlatch 2 AV
增益越大越大越好？
预放大级减小比较器输入失调电压原理图

正反馈锁存器前边加一级预放大器，预放大器内部和输出端加载隔离电 路，使得其输出信号多次衰减后到达信号的输入端。加载的隔离电路越 多，回踢噪声衰减的就越大
再生锁存器结构
总的失调电压为 ：
2 V V
OS OS 1
1 2 V OS 2 Alatch

1. 与非门
2.或非门
带缓冲极的CMOS门
1、与非门
存在的缺点： (1) : 输 1则RO RON 2 RON 4 2RON
A
0, B
0则RO
RON1
//
RON 3
1 2
RON
A 0, B 1则RO RON1 RON
A 1, B 0则RO RON3 RON
1( T
t2
t1 iT dt
t4
t3 iT dt )
静态功耗极小，与动态功耗相比，可以忽略
三、动态功耗
3.总的动态功耗 PD PT PC
2.负载电容充放电功耗PC 当VI ,VDD经T 1向CL充电，有iP 当VI , CL经T 2放电，有iN 可得平均功耗
PC CL fVD2D
3.3.5 其他类型的CMOS门电路 一、其他逻辑功能的门电路
一、传输延迟时间 1.原因：CI和CL充放电，因为RON 较大所以CL充放电影响也较大 ; 2.tPHL , tPLH 受CL、VDD影响 ; 3.tPHL tPLH，74HC系列为10ns，74AHC系列为5ns。
二、交流噪声容限 三、动态功耗
1.导通功耗
PT
VDD ITAV , 其中ITAV
CMOS 反相器的静态输入 和输出特性
CMOS 反相器的静态输入和输出特性 一、输入特性
二、输出特性
1.低电平输出特性VOL f (IOL ) 同样的IOL下，VGS VOL
二、输出特性
1.高电平输出特性VOH f (IOH ) 同样的IOH下，VGS VOH 越少
3.3.4 CMOS反相器的动态特性
(2)输出的高低电平受输入端数目的影响
输入端越多，VOL越高，VOH 也更高 (3)使T2、T4的VGS达到开启电压时， 对应的VI 值不同

before it does not recognize the input?
高电平噪声容限
Output Characteristics Logical High Output Range VDD Input Characteristics Logical High Input Range Indeterminate Region Logical Low Input Range
静态CMOS特性– static model(稳态)
Vswing=VDD , 高噪声容限? 有限输出电阻（典型值在
k欧数量级），反相器对 噪声和干扰不敏感
MOS管栅是绝缘体，稳
态输入电流几乎为零，理 论上其扇出为无穷大(实 际上要考虑瞬态特性)
No steady state DC path
钟控CMOS逻辑
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CMOS 反相器 VTC
V DD
Vout 2.5
G
V in
S D
NMOS 截止 PMOS 线性 NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和
r ＝1
V M 0 . 5V
CMOS电路：PMOS尺寸比NMOS尺寸要大 DD
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理想反相器定义
VM This is “ideality from a static point of view”
静态特性小结
要使数字电路能正确工作，噪声容限应该大于

LVC是低压CMOS逻辑系列的简称。工作电源电压为 （1.65~3.6V）；当VDD=5V时，tpd=3.8ns；输出高、低电平 时的最大负载电流达24mA。 ALVC系列是改进的LVC逻辑系列的简称。性能更加优越。 在诸多系列的CMOS电路产品中，只要产品型号最后的数 字相同，则它们的逻辑功能就是一样的；但它们的电气性能和 参数就各不相同了。 型号开头的“74”或“54”是TI公司产品的标志。 74——民用产品，工作环境温度为-40~850C 54 ——军用产品，工作环境温度为-55~1250C
3.2.4 CMOS电路的静电防护和锁定效应
1. 静电防护
为了防止静电击穿，在CMOS集成电路的每个输入端 都设置了输入保护电路。
2. 锁定效应 当CMOS电路的输入端或输出端出现 瞬时高压时，有可能使电路进入这样一种 状态，即电源至电路公共端之间有很大的 电流流过，输入端也失去了控制作用。
通过改进制造工艺，已经可以做到一 般情况下不会发生，但还不能绝对避免。
L 充、
放电产生的功耗 ；P
T：
瞬变功耗）
2 (C L C pd )VDD f
3. 各种系列CMOS数字集成电路的性能比较 4000系列：工作电压范围比较宽（3~18V），但存在着传 输延迟时间长（60~100ns）、负载能力弱的缺点。 HC/HCT系列是高速CMOS逻辑系列的简称。当VDD=5V时， tpd=10ns；输出高、低电平时的最大负载电流达4mA。 HC系列和HCT系列的区别在于：HC系列的工作电压范围 较宽（2~6V），但它的输入、输出电平和负载能力不能和TTL 电路兼容，适用于单纯由CMOS器件组成的系统中。而HCT系 列一般仅工作在5V电源电压下，在输入、输出电平和负载能力 上均可与TTL电路兼容，适用于由CMOS与TTL混合的系统中。 AHC/AHCT系列是改进的高速CMOS逻辑系列的简称。当 VDD=5V时，tpd=3ns左右；输出高、低电平时的最大负载电流 达8mA。

0.5
0 0
0.5
1
1.5
2
2.5
Vin (V)
三CMOS反相器的性能：动态特性
图7
影响一对串联反相器动态特性的寄生电容
四 功耗，能量和能量延时
• 动态功耗 • 静态功耗
• 由冲放电电容引起的动态功耗
图8 由低至高翻转期间的等效电路
翻转期间从电源中取得的能量值EVDD如下所示：
翻转结束时在电容上存储的能量EC如下所示：
静态CMOS反相器的中点增益
求导并求解dVout/dVin得到：
忽略某些二次项并令Vin=VM,得到下面增益表达式：
• 稳定性
器件参数变化
2.5
2
器 件 参 数 变 化 对 静 态 CMOS 好的PMOS 坏的 NMOS
1.5
Vout(V)
Nominal
1
好的NMOS 坏的 PMOS
反 相 器 VCT 的 影 响 图6
计算平均功耗为：
（a）大电容负载
（b）小电容负载
图11 负载电容对短路电流的影 响
图12 CMOS反相器通过NMOS晶体管的短路电 流与负载电容的关系（输入斜率固定为500ps）
• 静态功耗
图13 CMOS反相器中泄漏电流的来源（Vin=0V）
图14 VGS＝0时降低阈值会使亚阈值电流增加
小结
• 静态CMOS反相器把一个上拉的PMOS器件和一个下拉的 NMOS器件组合在一起。 • 该门具有几乎理想的电压传输特性。 • 它的传输延时主要由充放电负载电容CL所需要的时间决定。 使负载电容保持较小是实现高性能电路的最有效手段。 • 功耗主要是由在充电和放电负载电容时消耗的动态功耗决 定的。 • 是工艺尺寸变小是减小一个门的面积，传播延时以及功耗 的有效手段。 • 互连线的影响将在总延时和总性能中逐渐占有更大的比例。

CMOS集成电路的性能及特点1、功耗低CMOS集成电路采用场效应管，而且都是互补结构，工作时两个串联的场效应管总是处于一个管导通，另一个管截止的状态，电路静态功耗理论上为零。

实际上，由于存在漏电流，CMOS电路尚有微量静态功耗。

单个门电路的功耗典型值仅为20uW，动态功耗（在1MHz工作频率时）也仅为几个mW。

2、工作电压范围宽CMOS集成电路供电简单，供电电源体积小，基本上不需稳压。

国产CC4000系列的集成电路，可在3~18V电压下正常工作。

3、逻辑摆幅大CMOS集成电路的逻辑高电平“1”、逻辑低电平“0”分别接近于电源高电位VDD及电源低电位VSS。

当VDD=15V，VSS=0V时，输出逻辑摆幅近似15V。

因此，CMOS集成电路的电压电压利用系数在各类集成电路中指标是较高的。

4、抗干扰能力强CMOS集成电路的电压噪声容限的典型值为电源电压的45%，保证值为电源电压的30%。

随着电源电压的增加，噪声容限电压的绝对值将成比例增加。

对于VDD=15V的供电电压（当VSS=0V时），电路将有7V左右的噪声容限。

5、输入阻抗高CMOS集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络，故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄荷电流，通常情况下，等效输入阻抗高达103~1011Ω，因此CMOS集成电路几乎不消耗驱动电路的功率。

6、温度稳定性能好由于CMOS集成电路的功耗很低，内部发热量少，而且，CMOS电路线路结构和电气参数都具有对称性，在温度环境发生变化时，某些参数能起到自动补偿作用，因而CMOS集成电路的温度特性非常好。

一般陶瓷金属封装的电路，工作温度为-55 ~ +125℃；塑料封装的电路工作温度范围为-45 ~ +85℃。

7、扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。

由于CMOS集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS集成电路用来驱动同类型，如不考虑速度，一般可以驱动50个以上的输入端。

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线性化
Ceq = Keq Cj0
高到低 低到高 Keqbp Keqsw Keqbp Keqsw NMOS 0.57 0.61 0.79 0.81
PMOS
0.79
0.86
0.59
0.7
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一个0.25umCMOS反相器的电容
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即使电源电压很低时，晶体管仍能导通，仍然 具有反相器的特性，因为亚阈值电流足以使该门在 低电平和高电平之间切换，并提供足够的增益从而 得到可接受的VTC。
但使得门的特性变的很差。VOL和VOH不再等于 电源的两个电平，并且过渡区的增益接近1。 为了能得到足够的增益以用于数字电路，必须使 电源为热电势的两倍，否则就只能降低热电势，即 降低环境温度，冷却该电路
能量效率：由能耗和功耗决定。
2019/4/17 2
5.2静态CMOS反相器—综述
VDD
Vin CL
Vout
把MOS晶体管当成简单的开关模型。即晶体管只不过是一个具有无限关断电阻 和有限导通电阻的开关。(VGS与VT 的关系所决定)
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VDD
VDD
VDD
0 0
CL
CL
VDD CL
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IDn
IDSp = -IDSn VGSn = Vin ; VGSp = Vin - VDD VDSn = Vout ; VDSp = Vout - VDD
Vout
Vin = 0 Vin = 1.5
Vin = 0 Vin = 1.5
VGSp = -1 VGSp = -2.5
Vin = VDD + VGSp IDn = -IDp

CMOS反相器的静态特性z噪声容限
z反相器VTC线性近似
CMOS反相器寄生电容
CMOS 反相器的动态特性
z
减少CMOS 门传播延时的设计技术
z
电源电压V DD 对延时的影响
30.690.52
4(/)(/2)
L DD
L DD pHL
DSATn n n DSATn DD Tn DSATn C V C V t I W L k V V V V ==′−−0.52
(/)L
pHL
n n
DSATn C t W L k V =′/2
DD Tn DSATn V V V − 如果忽略沟道调制系数λ
CMOS 反相器的动态特性
z
反相器链的尺寸优化
z
反相器的输入电容C g 与本征输出电容之间的关系
z 反相器链
g
C C γ=000111g ext p p p p g g fC C f t t t t C C γγγ⎛⎞
⎛⎞⎛⎞=+=+=+⎜⎟⎜⎟⎜⎟⎜⎟⎜⎟⎝⎠⎝⎠⎝
⎠
,1,00,11g j j p j
p p g j C f t t t C γγ+⎛⎞⎛
⎞=+=+⎜⎟⎜⎟⎜⎟⎝⎠⎝
⎠ext g
C fC =
4,opt
N f F f >=<t opt /t p0与F 的关系
延时
z为减少能耗的尺寸优化
z改变器件尺寸并降低电源电压时减小逻辑电路能好的有效办法z在最优值之外过多加大晶体管尺寸会消耗更多能量
I t I t
小电容负载。

1. 精度可控：转 反向器输入高、低电平定义 化为“数学问 题(字长)”， V OH 而不是“物理 V 问题（热噪 out V IH 声）” Slope = -1 V OH 2. 复杂性可控： Undefined 不同抽象层次 Region “分而治之” 3 可使用EDA 3. V IL 工具：自动综 合和布局布线 V Slope = -1 1 OL
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CMOS 反相器 VTC
V DD
I
Vout 2.5
G
V in i
S D
NMOS 截止 PMOS 线性
II
NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和
静态特性小结
要使数字电路能正确工作，噪声容限应该大于
零，并且越大越好。 在设计静态CMOS电路时，若希望使噪声容限 最大并得到对称的特性，PMOS尺寸选择要比 NMOS尺寸要大些 寸要大些 增加PMOS或NMOS宽度使VM分别移向VDD或 GND。这一特性在有不对称传输特性需求时十 这 特性在有不对称传输特性需求时十 分有用。 器件尺寸的变化对反相器的开关阈值只产生很 小的影响，要较大程度地改变阈值并不容易。 在设计中，要考虑PVT的变化对电路所带来的 影响，使得电路在各种条件下均可以可靠地工 作
充电
放电
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输入和输出波形的50％翻转点之间 的时间，人为的逻辑门质量指标 的时间 人为的 辑门质 指标.

❖ 逻辑电平与器件尺寸无关，所以晶体管可以采用最小尺寸， 属于无比例逻辑。
❖ 稳态时输出与VDD或者GND之间总存在一条有限的电阻 通路。
❖ 输入阻抗很高，理论上，单个反相器可以驱动无数个门。 ❖ 稳态时候，电源和地之间没有直接的通路，没有电流存在
（忽略漏电流），即该门电路不消耗任何静态功耗。
6/
SMIC Logic18 反相器单元INV
从讨论区获得 ▪ 基本的仿真分析DC, AC, Trans,报告中须详细说明网表\激励\分析等内容 ▪ 作业以试验报告形式上交,电子版由班长收起后发email ▪ 使用国产软件者成绩加5分
23/
反相器的寄生电容
24/
瞬态响应
模拟时的输出过冲， 是因为反相器的栅漏 电容造成的
25/
7/
8/
回顾NMOS短沟道器件的I-V特性
X 10-4
2.5 2
VGS = 2.5V
VGS = 2.0V
1.5
1
VGS = 1.5V
0.5
VGS = 1.0V
0
0
0.5
1
1.5
2
2.5 VDS (V)
NMOS 晶体管, 0.25um, Ld = 0.25um, W/L = 1.5, VDD = 2.5V, VT = 0.4V
▪ 自由组合，每组2-3人,亦可独立完成 ▪ 各组之内合理分工，团队合作完成一份实验报告及工作报告 ▪ 实验报告要求用专门的实验报告纸书写，工作报告中注明各人的分工及
工作完成情况 ▪ 更推荐使用国产EDA软件华大九天,需要者请与老师联系 ❖ 内容：学习使用HSPICE软件进行反相器的设计和优化，设计3款以上的反相 器 ▪ 基本的网表描述语法,激励加入方法 ▪ 采用tsmc 0.25um /smic 0.18um工艺进行仿真，工艺参数邮件通知或者

CMOS电路主要特性的教学与研究作者：何金儿蔡京玫来源：《电子世界》2012年第15期【摘要】对CMOS数字电路静态和动态中的的几个关键的重要特性进行了探讨，并对因CMOS数字电路内部结构而引发的闩锁效应进行了分析。

给出了CMOS数字电路的使用方法及注意事项。

【关键词】基本结构；静态特性；动态特性；功耗计算；闩锁效应；CMOS集成电路特性；闩锁效应动态功耗1.引言CMOS数字集成电路是目前大规模和超大规模数字集成电路中广泛应用的一种电路结构，与NMOS和PMOS数字电路相比较，CMOS数字电路在功耗、噪声抑制、抗干扰能力等方面具有明显的优势。

并且由于CMOS数字电路的集成度可以做的非常高，在总体性能上已经超出了TTL电路，因此得到了迅速而广泛地运用。

目前CMOS电路占据了99%的市场份额。

特别是CMOS电路的制造工艺已经达到了深亚微米范围后，器件特性的变化带来了一系列需要重视的问题。

但是在高校传统的数字电路课程的教材中，对TTL电路的原理和特性讲述的比较详细，对CMOS电路的原理和特性却介绍过于简单。

特别是对CMOS电路的关键的几个电气特性讲述的更少。

因此揭示CMOS数字电路的构成，研究CMOS电路电气特性以及CMOS 电路在设计数字系统中一些注意事项，是数字电路课程的教学和正确设计数字系统的一个需要引起注意的环节。

2.反相器的静态特性在CMOS数字电路中，反相器是所有数字电路设计的核心。

几乎所有的CMOS电路的电气特性都可以从反相器得到的结果中推断出来。

Nmos管的开关特性如图1a所示，UT是Nmos管的开启电压，当电压│UGS│≥│UT│时，Nmos管呈现出导通的状态，导通电阻的阻值与UGS的大小呈非线性变化，如图1a所示，输出电阻的典型值在Kῼ范围内。

当电压│UGS│≤│UT│时Nmos管呈现出截止的状态，其电阻非常大。

在Pmos管的开关特性中如图1b所示，PMOS管和NMOS管成对偶性在CMOS电路中，推荐的逻辑高电平为VDD，低电平为VSS。

分类号TP309 学号GS******** U D C 密级公开工程硕士学位论文基于LBDL逻辑的抗DPA攻击安全芯片的设计与实现硕士生姓名夏璐工程领域集成电路工程研究方向微电子技术指导教师李少青研究员国防科学技术大学研究生院二〇一二年三月基于LBDL 逻辑的抗DPA 攻击安全芯片的设计与实现国防科学技术大学研究生院Design and Implementation ofDPA-Resistant Chip Based on LBDL LogicCandidate：Xia LuAdvisor：Prof. Li ShaoqingA dissertationSubmitted in partial fulfillment of the requirements for the degree of Master of Engineeringin Integrated Circuit EngineeringGraduate School of National University of Defense Technology Changsha，Hunan，P.R.ChinaMarch，2012目录摘要 (i)ABSTRACT ......................................................................................................... i i 第一章绪论 (1)1.1 研究背景 (1)1.2 国内外研究现状 (2)1.3 研究内容 (3)1.4 论文结构 (4)第二章功耗分析攻击及DPA防护技术 (6)2.1 旁路攻击 (6)2.2 功耗分析攻击 (8)2.2.1 静态互补CMOS电路的工作特性 (9)2.2.2 提前传播效应 (11)2.2.3 功耗分析攻击的种类 (12)2.3 DPA防护技术 (13)2.3.1 DPA防护技术概论 (13)2.3.2 掩码(Masking)技术 (14)2.3.3 解相关(Decorrelation)技术 (14)2.4 本章小结 (15)第三章基于动态差分逻辑的芯片设计流程 (16)3.1 动态差分逻辑 (16)3.1.1 SABL (17)3.1.2 WDDL (18)3.1.3 LBDL (20)3.1.4 三种动态差分逻辑对比 (21)3.2 差分布线方法 (24)3.2.1 差分布线方法 (24)3.2.2 三种差分布线方法对比 (26)3.2.3 差分布线流程设计 (26)3.3 支持差分布线的半定制设计流程 (27)3.4.1 数字集成电路设计方法 (28)3.4.2 总体流程设计思路 (29)3.4.1 逻辑单元信号跳变分析 (30)3.4.2 总体时序分析思路 (31)3.4 本章小结 (32)第四章抗DPA攻击DES算法芯片设计与实现 (33)4.1 DES算法概述 (33)4.1.1 DES算法 (33)4.1.2 针对DES算法的DPA攻击方法 (36)4.2 支持差分布线的抗DPA攻击芯片半定制设计 (37)4.2.1 具体设计流程 (37)4.2.2 部分Perl脚本代码 (39)4.3 支持差分布线的抗DPA攻击芯片时序分析 (40)4.3.1 逻辑单元延迟信息分析 (40)4.3.2 延迟信息替换 (41)4.4 芯片实现 (42)4.5 本章小结 (42)第五章实现结果分析验证 (44)5.1 差分布线结果验证 (44)5.2 时序分析 (45)5.3 抗DPA攻击性能分析 (46)5.3.1 基于普通静态逻辑的DES芯片实现 (46)5.3.2 实验数据分析对比 (47)5.4 本章小结 (49)第六章结束语 (50)6.1 工作总结 (50)6.2 研究展望 (51)致谢 (52)参考文献 (54)作者在学期间取得的学术成果 (58)附录A 部分Perl脚本代码 (59)表目录表2.1 静态互补CMOS逻辑反相器的功耗行为 (10)表2.2 受提前传播效应影响的路径延迟情况 (11)表3.1 三种动态差分逻辑对比 (23)表3.2 三种差分布线方法对比 (26)表3.3 静态CMOS逻辑与动态差分逻辑信号关系 (31)表3.4 静态CMOS逻辑与动态差分逻辑信号跳变关系 (31)表4.1 静态标准逻辑单元与动态差分逻辑单元信号跳变关系 (40)表4.2 AND单元由输入导致输出跳变的延迟信息关系 (41)表4.3 负跳变逻辑替换策略 (41)表5.1 SPICE模拟与PrimeTime所得延迟路径结果比较 (45)表5.2 普通静态逻辑的DES芯片延迟路径结果 (46)表5.3 两种不同逻辑DES芯片性能参数对比 (47)表5.4 两种不同逻辑DES芯片的抗DPA攻击性能 (48)图目录图2.1 旁路攻击外部模型 (7)图2.2 旁路攻击内部模型 (7)图2.3 静态互补CMOS逻辑结构 (9)图2.4 静态互补CMOS逻辑反相器结构 (9)图2.5 输入信号存在路径延迟差异的模型电路 (11)图3.1 n输入SABL逻辑门结构图 (17)图3.2 WDDL逻辑单元 (18)图3.3 WDDL行波预充思想的电路实例 (19)图3.4 2输入AND LBDL单元 (20)图3.5 LBDL单元的CELL (21)图3.6 SABL-NOR实例 (22)图3.7 WDDL-NOR实例 (22)图3.8 LBDL-NOR实例 (22)图3.9 双轨信号平行布线原理 (26)图3.10 基于双轨信号平行布线的差分布线流程 (27)图3.11 典型的半定制设计流程 (28)图3.12 支持差分布线的半定制设计流程总体思路 (29)图4.1 DES加密算法整体流程 (34)图4.2 DES的轮函数F (35)图4.3 支持差分布线的半定制实现具体设计流程 (38)图4.4 基于LBDL逻辑的DES芯片版图 (42)图5.1 差分布线结果电路局部视图对比 (45)图5.2 基于普通静态逻辑的DES芯片版图 (46)图5.3 两种不同逻辑芯片动态电流曲线 (48)摘要随着信息化的高速发展，安全芯片在人们的生活中得到了越来越广泛的应用。

自动调零技术
理想比较器
－
＋ VOS
＋ －
(a) VIN
理想比较器 －
＋
CAZ －
＋ VOS VOS
＋ －
(c)
理想比较器
－
VOS
＋ ＋－
VOS
(b)
失调消除方法 （a）包含失调的比较器简单模型；（b）前半个自动较 零周期内存储失调；（c）后半个自动较零周期内输入端抵消失调
迟滞比较器
非迟滞比较器对含有噪声的输入的响应
几种比较器结构的性能比较
开环比较器，特别是多级开环比较器容易做到高速高精度。然而，由于 这类比较器中运放的增益和带宽的折衷，很难做到超高速。此外，多级 开环比较器相比于其他结构的比较器功耗较大，这限制了这类比较器在 超高速高精度中的应用。
迟滞比较器在抗噪声抗干扰环境中具有广泛的应用。然而，它是放大器 在闭环情况下的应用，速度受限。
2 VO Spream p
2 2 VO Slatch V
增益越大越大越好？
预放大级减小比较器输入失调电压原理图
正反馈锁存器前边加一级预放大器，预放大器内部和输出端加载隔离电 路，使得其输出信号多次衰减后到达信号的输入端。加载的隔离电路越 多，回踢噪声衰减的就越大
预放大再生锁存比较器分类
静态预放大再生锁存比较器
VIL
t VIH
t
比较器的传输延迟
比较器的分类及结构
根据放大器的不同应用形式，可以分为开环和闭环两种 按照工作原理划分，可以分为开环比较器和可再生比较器 按照电路结构划分，可以分为单端输出结构比较器和双端输出结
构比较器两种 从功耗的角度，比较器可以分为静态比较器和动态比较器两种
开环比较器
C

ln
V2 V1
+ -
+ V-
gm v
RL
C
锁存比较器小信号模型
11
可再生比较器
一般来说，锁存比较 器由于其正反馈结构能够 达到很高的速度。然而， 这类比较器却存在较大的 失调电压，其中锁存电路 中的回踢噪声会贡献很大
一部分失调电压。
前级等效电路
+ －
VDD 0
回踢噪声的来源
12
开关电容比较器
Φ2 VIN+
VC ＋－
CP
Φ1
－
VOUT ＋＋
VOS －
开关电容比较器结构 13
几种比较器结构的性能比较
开环比较器，特别是多级开环比较器容易做到高速高精度。然而，由于 这类比较器中运放的增益和带宽的折衷，很难做到超高速。此外，多级 开环比较器相比于其他结构的比较器功耗较大，这限制了这类比较器在 超高速高精度中的应用。
2Q C2
总的失调电压为 ：
VOS
1 2 A • VOS1
latch
2 VOS 2
clk
M15
M17
M16
M18
M20
Out-
M19 clk
Mp1 S2
M22 Vop M13
Out+
M21 clk
Mp2 S1
M12
Vom
clk
M14
再生锁存器结构
27
输出锁存级的设计和优化
M27 M28 Out+
Iss
VDD
M3
M3
M5
Vout1 M7
M1 M2 Vin
Iss
cloc
k
VDD M3 M4

数字集成电路学习总结5CMOS反相器今天开始总结数字集成电路。

这本书其实算是本科最难的⼀本了，细节过多⽆法卒读，涉及到的知识也⾮常全⾯。

实际上本科课程安排中并为将其作为重点，我们的课⾮常⽔，不知道讲了什么。

今天详细总结⼀下。

当时然由于内容过多，⽆法全部涵盖，只能⼤致总结，并着重记录定性的结论。

涉及到计算之类的问题，就只能略过了。

第五章 COMS反相器5.1 引⾔为什么从第五章开始，原因是这章⽐较基础，详细学习CMOS反相器后，才能继续看组合电路和时序电路等等。

研究的对象有如下⼏个指标：成本（复杂性和⾯积）、完整性和稳定性（静态特性）、性能（动态特性）、能量效率（功耗）。

5.2 静态CMOS反相器——直观综述课本上的描述：晶体管只不过是⼀个具有⽆限关断电阻和有限导通电阻的开关。

以开关来理解，可以推导出其他重要特性：1、输出⾼电平和低电平分别为VDD和GND，换⾔之，电压摆幅等于电源电压。

因此噪声容限很⼤。

2、逻辑电平与器件的相对尺⼨⽆关，所以晶体管可以采⽤最⼩尺⼨。

这⾥有⼀个概念叫⽆⽐逻辑3、稳态时，输出和VDD或GND之间总存在有限电阻的通路。

因此⼀个设计良好的CMOS反相器具有低输出阻抗，这使得它对噪声和⼲扰不敏感。

4、输⼊电阻极⾼。

理论上，单个反相器可以驱动⽆穷个门，或者说有⽆穷⼤的扇出。

但很快我们发现增加扇出也会增加传播延时。

因此扇出不会影响稳态特性，会影响瞬态特性。

5、忽略漏电流的话，意味着⽆静态功耗。

之前常⽤的是NMOS电路，静态功耗不为0，限制了集成度。

后来必须转向CMOS。

电压传输特性（VTC）的性质和形状可以通过图解法迭加两管的图像得到。

结果是观察到VTC具有⾮常窄的过渡区。

我们可以把开关特性简化为RC电路，⼀个快速门的设计是通过减⼩输出电容或者减⼩晶体管的导通电阻（增⼤宽长⽐）实现的。

5.3 CMOS反相器稳定性的评估——静态特性5.3.1 开关阈值开关阈值VM定义是Vin=Vout的点，利⽤图解法可以看出。