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西安郵電學院基于FPGA的数字时钟成员：技术规范一、功能定义1、分频：在电子钟的设计中，涉及到的频率有三个：（1）：1Hz的秒计时频率，用来进行秒计时；（2）：4Hz的按键防抖频率；（3）：1000Hz的循环扫描频率；因此在分频模块应实现将芯片中的高频率时钟分频得到上面的三个所需频2、控制：进行正常计时，时间调整，时间复位模式的选择：（1）时间初始复位；（2）选择秒时间调整的模式；（3）选择分时间调整的模式；3、计时：进行调整时间，正常计时；（1）正常计时；（2）调整秒计时；（3）调整分计时；4、选择输出：进行时间高低位的变换及循环扫描输出：（1）进行时间高低位的变换；设计思路：一、总体设计思路图：二、功能引脚定义1、总体引脚（1）K[1]：输入，控制是否进入调整模式，调时模式或调分模式。
（2）K[2]：输入，根据K1的选择进行加1调时。
（3）CLK：输入，1赫兹，控制秒钟的频率。
（4）CLK1K：输入，1K赫兹，控制时间的连续扫描输出。
（5）[7:0]LED：输出，七段显示译码管的输入。
（6）[5:0]SEG：输出，控制六个数码管的是否接通。
(7) SC：输入，时间复位。
2、（1）控制模块：输出控制信号和时分秒计时。
控制信号控制时分秒是否正常计时。
K[1]:输入，控制是否进入调整模式，调时模式或调分模式。
K[2]：输入，根据K1的选择进行加1调时。
SC:输入，时间复位。
[5:0]SEC:复位秒计时。
[5:0]MIN:复位、调时分计时。
[5:0]HOUR:复位、调时时计时。
KEN:控制是否进行正常及时、进入调时复位状态。
（2）计时模块秒计时：输出正常的秒计时或复位计时。
分计时：输出正常的分计时或复位计时或调时计时。
时计时：输出正常的时计时或复位计时或调时计时。
（3）时间扫描模块：利用高频率的时钟不断地循环扫描是分秒计时，以便循环译码；输出控制信号，控制数码管是否有效；此模块同时进行时间的高地位的计算与输出。
EDA设计实验 基于FPGA的数字计时器的设计中文摘要FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
FPGA以设计灵活、速度快、功耗低，在集成电路中得到广泛应用。
本设计选用ALTERA公司的EP1C12Q240C8芯片，利用VHDL语言采用自顶向下的方法在Quartus Ⅱ环境下完成了数字钟的设计，最后在实验箱上进行测试。
该数字钟包含的功能有计时、显示星期、校时校分、清零、整点报时、音乐闹铃。
关键词：FPGA，SmartSOPC，Quartus Ⅱ，VHDL，多功能数字钟AbstractFPGA (Field-Programmable Gate Array) is the further development of PAL, GAL, CPLD and other programmable devices based on the product. FPGA has been widely used in integrated circuits for its flexible designing, fast speed and low power consumption.The design uses the silicon chip EP1C12Q240C8 produced by the company of ALTERA. And with the help of VHDL, the design of a digital clock is completed using the top-down approach under Quartus Ⅱ, finally carried out in the SmartSOPC. Functions of the digital clock are: timer, showing day, setting time, resetting, Chime on every hour, and alarm with music.Key words: FPGA, SmartSOPC, Quartus Ⅱ, VHDL, Multiple-used digital clock[注]：完整电路及程序见相应的设计文件中，本文只给出部分电路及程序。
基于FPGA的数字钟设计摘要:本设计为一个多功能的数字钟，具有时、分、秒计数显示功能，以12小时循环计数。
本设计采用EDA技术，以硬件描述语言VerilogHDL为系统逻辑描述手段设计文件，在QUARTUS II工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
系统主芯片采用EP1K100QC208-3，由时钟模块、控制模块、计时模块、数据译码模块、显示以及报时模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。
关键词：数字钟；硬件描述语言；VerilogHDL；FPGA；引言：现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。
支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。
前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。
本设计采用的VerilogHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。
ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。
而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。
在控制系统中，键盘是常用的人机交换接口，当所设置的功能键或数字键按下的时候，系统应该完成该键所设置的功能。
因此，键信息输入是与软件结构密切相关的过程。
根据键盘的结构不同，采用不同的编码方法。
但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。
***大学电工电子实验报告EDA技术基础设计报告多功能数字钟设计电子信息科学与技术年 月 日多功能数字钟设计一．任务解析用Verilog硬件描述语言设计数字钟，实现：1、具有时、分、秒计数显示功能，以二十四小时循环计时。
2、具有调节小时，分钟的功能。
3、具有整点报时同时LED灯花样显示的功能。
4、【发挥】三键（模式选择，加，减）调整，数码管闪烁指示功能。
5、【发挥】增加闹钟任意设定功能，时间精确到分。
二．方案论证第2页，共19页三．重难点解析1、模式选择键的设计//模式选择键。
有5个模式，m0为正常走钟；m1为调分；m2为调时；m3为闹钟调分；m4为闹钟调时。
module mode_key(key,clr,m);input key,clr;output [2:0]m;reg [2:0]m;always @(posedge key or negedge clr) beginif(!clr) m=0;else if(m==4) m=0;else m=m+1;endendmodule2、数字钟秒钟计数设计module cnt60_sec(clk,clr,q,c);input clk,clr;output [6:0]q;output c;reg [6:0]q;reg c;always @(posedge clk or negedge clr) beginif(!clr) begin q=0;c=0;endelse if(q[3:0]==9) begin q[3:0]=0;if(q[6:4]==5) begin q[6:4]=0; c=1;endelse q[6:4]=q[6:4]+1;end第3页，共19页else begin q[3:0]=q[3:0]+1;q[6:4]=q[6:4];c=0;endendendmodule、秒钟计数模块就是一个60的计数器，计数到59的时候清零，进位加1。
调时不需要控制秒钟，所以没有加模式选择按键。
数字钟的设计一、 设计要求设计一个数字钟，要求用数码管分别显示时、分、秒的计数，同时可以进行时间设置，并且要求在整点的时候能够实现报时功能。
二、 设计原理计数器在正常工作下是对1Hz的频率计数，在调整时间状态下是对调整的时间模块进行计数；控制按键来选择是正常计数还是调整时间，并决定是调整时还是分；时间显示的LED数码管采用动态扫描实现；在整点到达时，还具有整点报时功能。
三、 电路符号数字钟电路符号如下图所示。
CLK2为分频之前的信号，CLR为清零端，CCK 为校时允许端。
MC为分信号调整端，HC为时信号调整端。
HH[3..0]为时高位，HL[3..0]为时低位，MH[3..0]为分高位，ML[3..0]为分低位，SH[3..0]为秒高位，SL[3..0]为秒低位。
DOUT[6..0]是数码管驱动，SEG[5..0]是位选择信号，RING是整点报时信号。
四、 设计方法本设计的电子时钟包括：分频模块、计时模块、校时模块、动态扫描译码显示模块和整点报时模块。
下面通过各个模块的设计来了解电子时钟的构成：一、 分频模块程序附录：module clk2clk1s(clk,clk1s); input clk;output clk1s;reg clk1s;reg [3:0] cnt;always@(posedge clk)if(cnt==4'b1111)beginclk1s<=~clk1s;cnt<=0;endelsecnt<=cnt+1; endmodule波形仿真：二、 计时模块六十进制计数器六十进制计数器程序附录：六十进制计数器模块：module m60(clk,clr,qh,ql,cao);input clk,clr;output cao;output[3:0] qh,ql;reg [3:0] qh,ql;reg cao;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;cao<=0;endelse if(ql==9)beginql<=0;if(qh==5)beginqh<=0;cao<=1;endelse qh=qh+1;endelsebeginql<=ql+1;cao<=0;endendendmodule二十四进制计数器模块：module m24(clk,clr,qh,ql);input clk,clr;output[3:0] qh,ql;reg [3:0] qh,ql;always @(posedge clk or negedge clr) beginif(clr==0)beginqh<=4'h0;ql<=4'h0;endelse if(qh==2)beginql<=ql+1;if(ql==3)beginqh<=0;ql<=0;endendelse if(ql==9)beginqh<=qh+1;ql<=0;endelseql<=ql+1; end endmodule波形仿真：清零清零正常计时三、 校时模块四、 动态译码显示模块CCK 为0不支持校时，有进位信号时产生分（时）脉冲程序附录：1、位扫描信号（HH,HL,MH,ML,SH,SL逐位扫描，并输出）module sel(clk,hh,hl,mh,ml,sh,sl,out);input clk;input [3:0] hh,hl,mh,ml,sh,sl;output [3:0] out;reg [3:0] out;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:out<=sl;4'd1:out<=sh;4'd2:out<=ml;4'd3:out<=mh;4'd4:out<=hl;4'd5:out<=hh;endendmodule仿真图：2、段扫描信号（选择数码管点亮哪一位）module seg(clk,seg);input clk;output [5:0] seg;reg [5:0] seg;reg [3:0] ss=0;always @(posedge clk)beginif(ss<4'b0101)ss<=ss+1;elsess<=0;endalways @(posedge clk)begincase(ss)4'd0:seg<=6'b111110;4'd1:seg<=6'b111101;4'd2:seg<=6'b111011;4'd3:seg<=6'b110111;4'd4:seg<=6'b101111;4'd5:seg<=6'b011111;default:seg<=6'b111111;endcaseend3、4—7译码module decode4_7(decodeout,indec); output[6:0] decodeout;input[3:0] indec;reg[6:0] decodeout;always @(indec)begincase(indec)4'd0:decodeout=7'b1111110;4'd1:decodeout=7'b0110000;4'd2:decodeout=7'b1101101;4'd3:decodeout=7'b1111001;4'd4:decodeout=7'b0110011;4'd5:decodeout=7'b1011011;4'd6:decodeout=7'b1011111;4'd7:decodeout=7'b1110000;4'd8:decodeout=7'b1111111;4'd9:decodeout=7'b1111011;default: decodeout=7'b0000000;endcaseendendmodule五、 整点报时模块六、 数字钟仿真图数字钟的设计注：动态扫描的时钟频率尽量要快。
F PG A课程设计报告（实现多功能数字钟）一、标题:设计多功能数字钟控制电路二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计一个多功能的数字钟，包括有时、分、秒的计时，以及校时（对小时、分钟和秒能手动调整以校准时间）、正点报时（每逢整点，产生“嘀嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。
三、关键词：24进制、60进制、正点报时、校时、数字钟四、总体方案：多功能数字钟控制电路框图是由三部分组成的，即秒分时控制电路、整点报时控制电路、时段控制电路。
用Verilog HDL硬件描述语言完成编译和仿真。
五、原理框图如下：↓↓↓六、Verilog HDL硬件描述语言编写的功能模块:/*秒计数器m60*/module m60(M,CP60M,CPM,RD); output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM) beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*分计数器m60*/module m60(M,CP60M,CPM,RD);output [7:0]M;output CP60M;input CPM;input RD;reg [7:0]M;wire CP60M;always@(negedge RD or posedge CPM) beginif(!RD)begin M[7:0]<=0;endelsebeginif((M[7:4]==5)&&(M[3:0]==9))beginM[7:0]<=0;endelsebeginif(M[3:0]==9)beginM[3:0]<=0;if(M[7:4]==5)begin M[7:4]<=0;endelse M[7:4]<=M[7:4]+1;endelse M[3:0]<=M[3:0]+1;endendendassign CP60M=~(M[6]&M[4]&M[3]&M[0]); endmodule/*小时计数器m24*/module m24(H,CPH,RD);output [7:0]H;input CPH,RD;reg [7:0]H;always@(negedge RD or posedge CPH) beginif(!RD) H[7:0]<=0;elsebeginif((H[7:4]==2)&&(H[3:0]==3))beginH[7:0]<=0;endelsebeginif(H[3:0]==9)begin H[3:0]<=0;H[7:4]<=H[7:4]+1;endelse H[3:0]<=H[3:0]+1;endendendendmodule/*秒分时控制计数器xiaoshi2*/module xiaoshi2(CPM,CPH,CPS,CP60M,CP60S,SWM,SWH);output CPM,CPH;input SWM,SWH;input CPS,CP60S,CP60M;reg CPM,CPH;always@(SWM or SWH or CPS or CP60S or CP60M)begincase({SWM,SWH})2'b01: begin CPM<=CPS;CPH<=CP60M;end2'b10: begin CPM<=CP60S;CPH<=CPS;enddefault: begin CPM<=CP60S;CPH<=CP60M;end endcaseendendmodule/*时段控制器sdkz*/module sdkz(h,sk);input [7:0]h;output sk;reg sk;always@(h)beginif((h<=5)||(h>=19))sk<=1;elsesk<=0;endendmodule/*报时计数器baoshi*/module baoshi(m6,m4,m3,m0,s6,s4,s3,s0,dy,gy,bshi); input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy;output bshi;wire bm;reg bshi;assign bm=m6&m4&m3&m3&m0&s6&s4&s0; always@(bm or s3 or dy or gy)beginif(bm&s3)bshi<=gy;else if(bm)bshi<=dy;elsebshi<=0;endendmodule七：各模块原理图及仿真波形：24进制原理图：60进制原理图：电路原理图:时段控制：报时：1、秒计数器仿真波形2、分计数器的仿真波形3、小时计数器的仿真波形4、秒分时控制电路的仿真波形5、时段控制的仿真波形6、报时器的仿真波形八、顶层文件及仿真波形顶层文件的仿真波形：管脚号的分配如下：十：课程设计结论：此次课程设计通过最终下载及编译可实现以上功能，在七段显示器上可实现秒、分计数器60进制，时计数器24进制显示，以及调节CLK1、CLK2的频率可使计数器上数字延时显示。
数字系统课程设计报告书课题名称基于FPGA的数字钟设计院系姓名学号专业班级指导教师设计时间目录摘要 (1)1设计目的 (2)2设计内容及要求 (2)3系统整体方案及设计原理 (3)4各模块电路设计与实现 (4)4.1 分频模块设计与实现 (4)4.1.1分频模块图4.1.2分频模块程序4.2 计数器模块设计与实现 (5)4.2.1计数模块图4.2.2秒计数器程序4.2.3分计数器程序4.2.4时计数器程序4.3 1602显示驱动模块设计与实现 (10)4.3.1 1602显示驱动模块图4.3.2 1602显示驱动模块程序5系统仿真及硬件下载 (17)5.1系统仿真（步骤，总原理图，仿真图） (17)5.1.1系统仿真步骤5.1.2总原理图5.1.3仿真图5.2硬件下载（引脚分配，下载步骤） (18)5.2.1引脚分配5.2.2下载步骤6设计总结 (21)参考文献 (21)摘要随着微电子技术、计算机技术、半导体技术的发展，很多传统的数字门电路设计已经被可编程逻辑器件代替。
而相对于传统的模拟控制技术，也被数字控制系统所代替。
作为可编程逻辑器件的硬件描述语言Verilog HDL,由于它具有类似于通用C语言的风格，被不少FPGA开发者所推崇。
在数字控制这个领域，FPGA的应用也越来越广泛，因此，作为硬件描述语言Verilog HDL就显示出了它的重要性。
它是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。
本设计为一个数字钟，一个具有“时”、“分”、“秒”显示的计时器,（23时59分59秒）。
它采用EDA技术，以硬件描述语言Verilog 为系统逻辑描述手段设计文件，在QUARTUSII工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。
基于FPGA的数字电⼦钟的设计与实现背景：本实验所有结果基于Quartus II 13.1 (64-bit)实现，实验过程采⽤⾃下⽽上⽬录⼀、基本功能设计与思路基本功能：能实现秒、分钟、⼩时的计数，计数结果清晰稳定的显⽰在 6 位数码管上。
1、动态显⽰模块该模块主要功能是通过数码管的动态扫描实现 6 位数码管显⽰计数结果，本模块由扫描模块scan_cnt6，位选控制模块 dig_select，数据选择控制模块 seg_select 以及译码模块 decoder 构成扫描模块 scan_cnt6模块功能：产⽣ 位选控制端dig_select 和数据选择端 code_select 模块所需要的地址信息，扫描时钟决定位选信号和数据切换的速度。
设计思路：利⽤74390芯⽚（P160 TTL 双⼗进制异步计数器）构建⼀个模六计数器，就是6进制计数器，利⽤计数到6（110）时，“q2”和“q1”为⾼电平，产⽣ ⼀个复位信号，加到74390的⾼电平有效的异步清0端“1CLR”上，使计数器回0，从⽽实现模六计数。
设计结果：cnt6模块设计图波形仿真：（默认为时序仿真）cnt6模块波形仿真图位选模块 dig_select模块功能：在地址端的控制下，产⽣位选信号。
设计思路：利⽤74138芯⽚（3线-8线译码器），当选通端输⼊端G1为⾼电平，选通端输⼊端G2AN和G2BN为低电平时，将扫描信号cnt6的输出作为输⼊信号，dig[5..0]是译码输出，输出低电平有效。
设计结果：dig_select模块设计图波形仿真：dig_select模块波形仿真图数据选择模块 seg_select模块功能：输⼊ 6 组数据，每组数据 4bit，本模块完成在地址端的控制下从6 组数据当中选择 1 组输出。
设计思路：利⽤74151芯⽚（P91 8选1数据选择器），在控制输⼊端GN为低电平时，将扫描信号的选择下，分别选中D[5..0]对应的输⼊信号输出为Y。
基于FPGA的数字时钟设计一、课程设计目的1、进一步熟悉QuartusⅡ的软件使用方法；2、熟悉可编程逻辑器件的开发流程及硬件测试方法；3、熟悉基于FPGA的综合数字系统设计方法；二、设计任务设计一台可以显示时、分、秒的数字钟。
如图1所示为基于FPGA的数字钟设计的系统框图。
图1 数字钟系统三、设计要求1、能直接显示小时、分、秒，其中小时为以二十四为计数周期；2、能够显示日期（即年、月、日），且要求在显示时钟的数码管上显示日期，即时钟数码管与日期数码管复用；3、年、月、日要严格按照实际日期，例如1月31天，4月30天，2月闰年29天等；4、当数字钟发生走时错误时，要求电路有校时功能，可以对时、分单独校正，且校正时间时系统时钟不工作；5、当日期发生错误时，要求有校正日期功能，可以对年、月、日单独校正，且矫正日期时时钟系统仍然工作；6、具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。
四、设计内容1、时间计数模块本次是将秒分时各个模块分开进行设计，用秒的进位作为分模块的脉冲，用分的进位作为是模块的脉冲。
秒进位的仿真波形程序：秒的程序module miao(clk,gdata,ddata,en,cl,clr);input clk;input en;input clr;output [3:0] ddata;output [3:0] gdata;output cl;reg [7:0] q;reg cl;assign ddata=q%10;assign gdata=q/10;always @(negedge clk or posedge clr)beginif(clr==1)q=0;elsebeginif(en==1)beginif(q<59)beginq=q+1;cl=0;endelsebeginq=0;cl=1;endendendendendmodule分模块和时模块的程序一秒程序类似，只是进位计数不一样。
