实验名称：
二选一多路选择器
实验目的：
通过简单、完整而典型的VHDL设计，初步了解用VHDL表达和设计电路的方法，并对由此而引出的VHDL语言现象和语句规则加以有针对性的说明。
实验原理：
二选一多路选择器功能描述：
输入端口a,b输入信号，在通道选择控制输入端口s输入低电频时，输出端口y输出a输入端口信号；在通道选择控制输入端口s输入高电频时，输出端口y输出b输入端口信号。
实验内容:
一、二选一多路选择器程序录入：
ENTITY mux21a IS
PORT(a,b:IN BIT;
s:IN BIT;
y:OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y<=a WHEN s='0' ELSE b;
END ARCHITECTURE one;
二、文件存盘及创建工程，文件名和工程名为mux21a
三、对源程序进行全程编译，如有错误进行修改，直到编译成功。编译成功的界面如下图：
四、得出二选一多路选择器的电路图，如下图
五、时序仿真：
（１）打开波形编辑器。
（２）设置仿真时间区域（此次仿真域时间设为５us）。
（３）波形文件存盘。
（４）将工程的端口信号选入波形编辑器中。
（５）编入输入波形（输入激励信号）。
（６）总线数据格式设置。
（７）仿真器参数设置。
（８）启动仿真。
（９）观察仿真结果。结果如下图：
实验心得：
1、通过本节上机实验，初步了解了VHDL语言现象和语句规律。
2、程序很简单，按照示例程序输入没有什么错误。主要是通过这个简单程
序了解了时序仿真的全过程，以及通过对输入波形的调整达到清晰美观时序仿真效果的调试方法。
3、实验后基本能从整体上把握VHDL程序的基本结构和设计特点。掌握固
定表达句式，实体内容还是跟C语言语法相似。算是入门了。
