数字电子技术五进制计数器,详细

做一个五进制的加减法计数器标准化管理部编码-[99968T-6889628-J68568-1689N]一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。

第一步：根据要求进行逻辑抽象，得出电路的原始状态图。

取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。

当X=1时，计数器作加“1”运算，设初态为S0。

状态由S做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S，输出为1。

当X=0时，计数器作减“1”运算。

状态由S做减1运算，此时产生借位，状态转为S 4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S，输出为0。

由此得出状态转换图：第二步：状态编码。

该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。

在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。

触发器按自然态序变化，采用二进制计数编码。

设S0=000，S1=001，S2=010，S3=011，S4=100。

用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。

XQ 3 00 011110（1）Z=X Q n3 + X Q 3n Q 2n Q 1nXQ 3 0111 10(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 1000 01 11 102n+1=X Q 3n + X Q 2n Q 1n + X Q 2n Q 1n + X Q 2n 1nQ 2n Q 1n XQ 3n00 01 1110 (4)Q 1n+1=X Q 3n + Q 2n Q 1n + X Q 3n Q 1n 再由JK 触发器特性方程求出各个触发器的驱动方程：J 1= X Q 3n + X Q 3n + Q 2nK 1 = X Q 3nJ 2 = X Q 1n + X Q 3nK 2 = X Q 3n + X Q 1n + X Q 1n J 3 = X Q 2n Q 1n + X Q 2n Q 1n K 3 = X Q 2n Q 1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法，用JK触发器实现。

第一步：根据要求进行逻辑抽象，得出电路的原始状态图。

取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。

当X=1时，计数器作加“1”运算，设初态为S0。

状态由S0做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S0，输出为1。

当X=0时，计数器作减“1”运算。

状态由S0做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S0，输出为0。

由此得出状态转换图：第二步：状态编码。

该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。

在状态编码时，依据2n+1<N<2n，当N=5时，n=3，选触发器的个数n=3。

触发器按自然态序变化，采用二进制计数编码。

设S0=000，S1=001，S2=010，S3=011，S4=100。

用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。

（1）Z=X Q n 3 + X Q 3n Q 2n Q 1n00 01 1110(b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1nQ 2n Q 1nXQ 3n 00 01 11 100001 11 102n+1=X Q3n + X Q2n Q1n + X Q2n Q1n + X Q2n Q1nQ2n Q1nXQ3n00011110(4)Q1n+1=X Q3n + Q2n Q1n + X Q3n Q1n再由JK触发器特性方程求出各个触发器的驱动方程：J1 = X Q3n + X Q3n + Q2nK1 = X Q3nJ2 = X Q1n + X Q3nK2 = X Q3n + X Q1n + X Q1J3 = X Q2n Q1n + X Q2n Q1nK3 = X Q2n Q1n第四步：画出逻辑电路图：第五步：检测该电路是否有自启动能力：电路有三个无效状态：101,110,111。

jk触发器组成的同步五进制计数器同步计数器是现代电子器件中常用的一种数字电路。

在同步计数器中，计数器每一次增加1时，输出数值会按照特定的计数规律进行变化。

其中，JK触发器是同步计数器中常用的一个组成部分。

多个JK触发器可以组合成一个同步计数器，将其用于数字电路的设计中，可以实现同步计数功能的实现。

下面将详细介绍一下JK触发器的组成和同步五进制计数器的实现方法。

JK触发器的组成JK触发器由逻辑门电路和存储器电路组成。

逻辑门电路中包含两个输入引脚J 和K。

存储器电路中包含一个输出引脚Q和一个反输出引脚Q'。

当输入脚J=1，K=0时，JK触发器进入SET状态，Q=1，Q'=0。

当输入脚J=0，K=1时，JK触发器进入RESET状态，Q=0，Q'=1。

当输入脚J=K=1时，JK 触发器进入保持状态，Q不发生变化。

同步五进制计数器的实现方法同步五进制计数器由五个JK触发器组成，将它们级联起来，以实现五进制计数器的功能。

每个JK触发器的CLK输入都连接到时钟信号源，且每个JK触发器的J、K输入信号均相互不同。

这样，在计数器每一次完成一个完整计数周期后，输出信号会按照特定的规律变化。

具体来说，同步五进制计数器的计数规律如下：00001、00010、00100、01000、10000、00001……其中，五进制数码对应的二进制数码分别为00001、00010、00100、01000、10000。

每一次计数器完成一个完整的计数周期之后，输出信号的值会按照上述规律依次变化。

总结JK触发器在数字电路中的应用非常广泛，尤其是在同步计数器的设计中，其作用尤为重要。

通过组合多个JK触发器，可以实现数字电路中的计数功能，从而实现复杂电子设备的数字控制。

同步五进制计数器是一种常见的计数器类型，其实现方法相对简单，易于在数字电路中应用。

五进制计数器实验中注意事项
1.需小心处理进位：五进制计数器在进位时需要特别注意，因为
其进位是在每5个数位之间进行的，因此进位操作需要特别小心，以
确保计数器不会出错或跳过某个数字。

2.需仔细标注输入和输出：在搭建五进制计数器时，需要仔细标
注输入和输出管脚的位置，以确保插入电路板时正确连接，避免错误。

3.需使用适当的电路元器件：五进制计数器需要大量使用器件，
如555定时器、CD4017计数器和74LS138译码器等。

一定要选择正确
的电路元器件，并按照其设计标准使用，以确保能够正确工作。

4.需注意电路板的布局：五进制计数器的电路板需要精心设计，
确保电路元件的布局合理，电路的连接清晰，以及电源和地线的正确
连接等。

5.需根据实际需求进行调整：五进制计数器的设计需根据实际需
求进行调整，如选择计数范围、计数方式以及计数间隔等，以确保计
数器符合实际应用。

综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：学号：班级：指导教师：学期：2011——2012第2学期一、摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。

在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。

而本实验主要是针对其计数功能进行研究。

在本实验中要求设计一个可控五进制循环电路。

当控制端A=0时，实现下述状态：000---001---010---011---100---000。

当控制端A=1时，实现下述状态：000---100---011---010---001---000。

首先根据状态循环图画出原始状态卡诺图进而化简得出状态方程，再得出驱动方程与输出方程，选定触发器，画出逻辑电路图，并在MAX+plus II中进行验证、仿真。

二、实验目的1.了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。

2.掌握双D正边沿触发器的工作特性，并利用D触发器设计、调试，进一步掌握使用MAX+plus II中测量多路波形的方法。

三、实验器件74LS175（四D正边沿触发器）、与门、或门、非门、异或门、高电平(VCC)。

四、实验内容1、设计要求：用正边沿D触发器设计一个可控五进制计数器，要求如下：当控制端A=0时，实现下述状态：000---001---010---011---100---000当控制端A=1时，实现下述状态：000---100---011---010---001---0002、设计思路当A=0时有：根据要求画出所要设计电路的次态卡诺图，如图a。

图a为清楚起见，将图a中的卡诺图分解为下图b中的三个卡诺图，分别表示Q*1、Q*2、Q*3、Y。

由卡诺图化简可得状态方程：【Q*1=Q2Q3 Q*2=Q2′Q3+Q2Q3′=Q2○+Q3 Q*3=Q1′Q3′+Q2Q3′Y=Q1】……式一为使电路能实现自启动，结合上面的卡诺图可将电路次态的卡诺图图a修改成下图。

长沙学院课程设计说明书题目同步五进制加法计数器系(部) 电子与通信工程专业(班级) 电气工程及其自动化姓名黄明发学号***********指导教师瞿瞾起止日期 5.21-5.25数字电子技术课程设计任务书(5)系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌长沙学院课程设计鉴定表目录课程设计的目的 (4)课程设计内容及要求 (4)课程设计原理 (4)课程设计方案步骤 (4)建立状态图 (5)建立状态表 (5)状态图化简、分配，建立卡诺图 (5)确定状态方程以及激励方程 (5)绘制逻辑图，检查自启动能力 (6)绘制逻辑电路图并仿真 (6)观察时序电路逻辑分析仪，调节频率 (6)课程设计的思考与疑问 (7)课程设计总结 (8)参考文献 (8)其主要目的是通过本课程，培养、启发学生的创造性思维，进一步理解数字系统的概念，掌握小型数字系统的设计方法，掌握小型数字系统的组装和调试技术，掌握查阅有关资料的技能。

课程设计内容及要求设计一个小型数字电子系统——同步五进制加法计数器电路。

试用触发器设计一个同步五进制加法计数器。

应检查是否具有自启动能力。

设置一个复位按钮和一个启动按钮。

采用数码管显示计数器的数值。

课程设计原理计数器对时钟脉冲进行计数，每来一次上升沿时钟脉冲，计数器状态改变一次，每五个时钟脉冲完成一个计数周期。

原理图如A-1示，信号源同时接入三个D 触发器（74LS74N ）的，开关键1J 作为启动按钮和暂停按钮，开关键3J 则作为复位键，即数据清零按钮。

各驱动点210D D D 由三个D 触发器输出端Q 的组合驱动。

nnQ Q 10驱动触发器D0，nnQ Q 10 驱动触发器D1，01Q Q 则驱动触发器D2。

三个触发器的输出端都连接到数码管的接口上，信号源截一开关启动，PR 端接一双键开关用来复位清零。

同步五进制加法计数器图A-1建立状态表无进制计数器共有5个状态，需要3个触发器构成，按照状态图，写出加法计数器的状态表，如图加法计数器状态表A-3状态图化简、分配，建立卡诺图D2的卡诺图B-3确定状态方程以及激励方程nn Q Q D 100==1+n Q …………………………①)(101nnQ Q D ⊕==11+n Q ……………………②nn Q Q D 012==12+n Q …………………………③绘制逻辑图，检查自启动能力三个触发器有823=种情况，那么检验5、6、7是否能进入自启动的循环状态图中，将5、6、7的BCD 码带入激励方程中，看能否进入循环圈内，分析如下：5——101 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 6——110 代入方程 Q0=0 Q1=1 Q2=0 那么上升沿脉冲后为 010 7——111代入方程Q0=0Q1=0Q2=1那么上升沿脉冲后为 100由此可知，此计数器具有自启动功能，所以可以绘制逻辑电路图了；若是，代入激励方程后，不能进入循环状态图中，那么就得改变卡诺图中，取任意状态的5、6、7的状态值，重新书写激励方程，知道能够自启动为止。

五进制计数器状态表1. 任务背景在计算机科学中，计数器是一种用于记录和存储数字的设备或算法。

它可以按照特定的规则进行递增或递减操作，并将结果显示出来。

五进制计数器是一种特殊类型的计数器，它使用五个不同的数字（0、1、2、3和4）来表示数字。

2. 五进制计数系统五进制计数系统是一种基于5的数字系统，它使用0到4这五个数字来表示所有的数值。

与十进制系统不同，五进制系统没有使用6及以上的数字。

在五进制系统中，每一位上的数字都表示该位上所包含的5的幂次。

例如，第一个位置上的数字表示50（即1），第二个位置上的数字表示51（即5），第三个位置上的数字表示5^2（即25），以此类推。

3. 五进制计数器状态表为了方便理解和记录五进制计数器在不同状态下所对应的值，我们可以使用一个状态表来展示这些信息。

下面是一个示例：状态第三位第二位第一位0 0 0 01 0 0 12 0 1 03 0 1 14 1 0 0…在这个状态表中，每一行代表一个五进制数。

第一列是该状态的编号，从0开始递增。

第二、三、四列分别表示该状态下的第一位、第二位和第三位数字。

4. 状态转换规则五进制计数器的状态转换规则可以根据实际需求进行定义。

以下是一个示例的状态转换规则：•当前状态为0时，下一个状态为1；•当前状态为1时，下一个状态为2；•当前状态为2时，下一个状态为3；•当前状态为3时，下一个状态为4；•当前状态为4时，下一个状态回到0。

根据这个规则，我们可以继续填充上述的五进制计数器状态表。

例如：状态第三位第二位第一位…9 4 4 410 0 011 0 112 和和和和和和和和和和0 2…在这个示例中，我们可以看到状态表中的数字逐渐递增，直到9。

当达到9时，我们需要将第一位、第二位和第三位都设置为4，并将下一个状态设置为10。

这样就完成了从9到10的进位操作。

5. 应用场景五进制计数器可以应用于各种需要使用五进制计数系统的场景中。

以下是一些可能的应用场景：5.1 时间表示在某些文化中，时间以五进制进行表示。

综合设计性实验报告题目：可控五进制计数器的设计与实现学生姓名：**学号：************班级：电本0801指导教师：***学期：2010——2011第2学期摘要计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。

电子计数器是其他数字化仪器的基础。

在它的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。

电子计数器的优点是测量精度高、量程宽、功能多、操作简单、测量速度快、直接显示数字，而且易于实现测量过程自动化，在工业生产和科学实验中得到广泛应用。

计数器是应用最多的时序逻辑电路，其主要特点是任一时刻的输出不仅取决于当时的输入，还取决于前一时刻的状态。

计数器可以用于对时钟信号的计数，同时可以实现分频，定时，产生节拍脉冲和脉冲序列。

本实验主要是针对其计数功能进行研究。

通过设计来实现可控的五进制计数。

关键字：卡诺图逻辑图计数器波形图1.引言电子计数器是一种多功能的电子测量仪器。

它利用电子学的方法测出一定时间内输入的脉冲数目，并将结果以数字形式显示出来。

可控五进制计数器是每五个脉冲信号向前进一位，且当控制端不同时产生的进位输出不同。

计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。

计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。

计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。

它主要的指标在于计数器的位数，常见的有3位和4位的。

实验五可控五进制计数器的设计与实现一、基本知识点1、了解时序电路的设计方法和步骤，掌握计数器的工作原理，研究自启动问题。

2、掌握不同类型计数器设计、调试方法，进一步掌握数字示波器测量多路波形方法。

3、双J-K负沿触发器和双D正沿触发器的工作特性二、实验器件1、双J-K负沿触发器74LS114 2片2、四D正沿触发器74LS175 1片3、二输入四与非门74LS00 2片4、六反相器74LS04 1片三、设计内容用双J-K负沿触发器和正沿D触发器分别设计一个可控五进制计数器，要求：四、设计过程（一）J-K负沿触发器设计可控五进制计数器：1、原始状态图：图1-14可控五进制计数器原始状态图3、卡诺图：J和K的相应的卡诺图：4、激励函数和激励方程：5、逻辑电路图图1-15 J-K触发器设计的可控五进制计数器逻辑电路图（二）正沿D触发器和门电路可控五进制计数器1、卡诺图：D0激励函数和激励方程：3、双D正沿触发器逻辑电路图：1、J-K负沿触发器74LS114外特性测试：图1-18 J-K负沿触发器74LS114外特性测试功能表和波形图2、J-K负沿触发器实验波形纪录：J-K负沿触发器（CP=500KHZ）A=1：J-K负沿触发器（CP=500KHZ）A=0：3、D正沿触发器外特性测试：图1-21 D正沿触发器74LS175外特性测试功能表和波形图4、D正沿触发器实验波形纪录D正沿触发器（CP=500KHZ）A=1：D正沿触发器（CP=500KHZ）A=0：五、实验小结时序电路设计的基本步骤：⑴作原始状态表。

根据给定的电路设计条件构成原始状态表。

⑵状态表的简化。

原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。

⑶状态分配。

即对简化后的状态给以编码。

这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。

⑷作激励函数和输出函数。

根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。