下载文档原格式
Science &Technology Vision 科技视界1可编程逻辑器件发展简史最早的可编程逻辑器件(PLD)是1970年制成的可编程只读存储器(PROM),它由固定的与阵列和可编程的或阵列组成。
PROM 采用熔丝技术,只能写一次,不能擦除和重写。
随着技术的发展,此后又出现了紫外线可擦除只读存储器UVEPROM 和电可擦除只读存储器EEPROM。
由于其价格便宜、速度低、易于编程,适合于存储函数和数据表格。
可编程逻辑阵列(PLA)器件于20世纪70年代中期出现,它是由可编程的与阵列和可编程的或阵列组成,但由于器件的价格比较贵,编程复杂,资源利用率低,因而没有得到广泛应用。
可编程阵列逻辑(PAL)器件是1977年美国MMI 公司率先推出的,它采用熔丝编程方式,由可编程的与阵列和固定的或阵列组成,双极性工艺制造,器件的工作速度很高。
由于它的设计很灵活,输出结构种类很多,因而成为第一个得到普遍应用的可编程逻辑器件。
通用阵列逻辑(GAL)器件是1985年Lattice 公司最先发明的可电擦写、可重复编程、可设置加密位的PLD。
GAL 在PAL 的基础上,采用了输出逻辑宏单元形式EECMOS 工艺结构。
在实际应用中,GAL 器件对PAL 器件仿真具有百分之百的兼容性,所以GAL 几乎完全代替了PAL 器件,并可以取代大部分标准SSI、MSI 集成芯片,因而获得广泛应用。
可擦除可编程逻辑器件(EPLD)是20世纪80年代中期Altera 公司推出的基于UVEPROM 和CMOS 技术的PLD,后来发展到采用EECMOS 工艺制作的PLD,EPLD 的基本逻辑单元是宏单元,宏单元是由可编程的与阵列、可编程寄存器和可编程I/O 三部分组成的。
从某种意义上讲,EPLD 是改进的GAL,它在GAL 基础上大量增加输出宏单元的数目,提供更大的与阵列,集成密度大幅提高,内部连线相对固定,延时小,有利于器件在高频下工作,但内部互连能力较弱。
1996年3月 JOURN AL OF XI′AN INSTI TU TE OF TECHNOLOGY Mar.1996采用PLD/GAL16V8的混合设计方案实现加密和最小化苏 恭(陕西财经学院)【摘 要】 通过微处理器和存贮器握手控制电路在可编程逻辑阵列GAL16V8上的设计实例,对采用(时序、组合)混合设计方案开发GAL16V8、实现硬件加密和最小化提供一种通用的思路和方法.【关键词】 PLD 可编程逻辑器件 握手控制电路【中图号】 TP3021 G AL16V8(时序、组合)混合设计的基本原理GAL16V8是双列直插20脚芯片,其中,20脚为V CC(+5V),10脚为数字地,引脚2～9固定为输入端,引脚12～19分别与八个输出逻辑宏单元(O LMC)相联,宏单元的输入接与阵列.与阵列的每一行线形成一个积项,每一个积项最多可由16个变量(含反馈)组成,线间形成“或”的关系,“或”项最多由八个积项组成.每一宏单元对应八个积项.输入信号和反馈信号都可以以不同的逻辑(正逻辑或负逻辑)进入与阵列.输出逻辑宏单元的结构如图1所示,每个输出逻辑宏单元都是由多路开关、上升沿触发的图1 输出逻辑宏单元结构D触发器以及通道控制逻辑组成.通过对SYN、AC0、AC1(n)的编程处理(SYN的逻辑值为AC0),可使输出逻辑宏单元的多路开关化简成图2或图3两种形式,即,带反馈的组合型宏单1995-09-12收到修改稿图2 组合型宏单元 图3 寄存器型宏单元元和带反馈的寄存器型宏单元.以这两种基本形式混合设计的条件是,至少有一个输出逻辑宏单元被定义成带反馈的寄存器型.通过对异或逻辑控制位XOR(n)的编程,可以使输出具有不同的极性(高有效或低有效),从而使设计更加灵活,同时也有利于逻辑表达式的化简和实现.例如:当编程XOR(n)=“1”时,来自与阵列的“积之和”形式被转化成“和之积”形式(德摩根定律).实际中可根据具体情况灵活处理,同时还应注意反馈的极性.对于未涉及的积项往往处理成逻辑“0”,这样可以增加芯片的抗干扰能力.2 微处理器与存贮器握手控制电路设计实例图4所示的微处理器与存贮器握手控制电路对于通讯联络问题具有一定的普遍性.其工图4 微处理器与存贮器握手控制电路图作原理如下:读操作 在地址译码A 1～A 5、存取请求REQ 、读写信号R/W 的共同作用下,时钟脉冲的上升沿使DO (数据输出使能)有效.当数据稳定在总线上时,时钟脉钟的第二个上升沿使DA (数据响应)有效.待读取数据后,REQ 变为低电平,DA 恢复高电平,完成一个读周期.写操作 处理器把数据放在总线上,在写周期的四个时钟脉冲后使W C(写完成)有效,下一个时钟脉冲使W E 信号恢复高电平.REQ 信号结束后,W C恢复至高电平,完成一个写周期.计数器 由COUN T 0和COUN T 1构成四进制计数器,其作用是给写数据提供延时.由A 6、A 7对计数器的输入进行控制,且当A 6=“1”、A 7=“0”时计数器方能正常工作,同时输出A 6.A 7作为写片选.微处理器与存贮器握手控制电路如图4所示.37第1期 苏 恭:采用PLD /GAL16V 8的混合设计方案实现加密和最小化 3 采用(时序、组合)混和设计方案实现硬件加密和最小化图4所示电路的逻辑表达式为DO=A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·CK DA =A 1·A 2·A 3·A 4·A 5·R /W ·DO ·CKW E =A 1·A 2·A 3·A 4·A 5·REQ ·R /W ·W C ·CKW C =COUN T 0·COUN T 1·REQ ·CKCOUN T 0=A 6·W E ·COUN T 0·CK COUN T 1=A 7+COUN T 0·COUN T 1+COUN T 0·COUN T 1W CS =A 6·A 7 实现上述逻辑需要采用(时序、组合)混合设计方案.引脚1和引脚11作为寄存器型宏单元的专用时钟和输出使能端.按芯片的混合设计要求,输出端12～19中至少有一个输出逻辑宏单元必须定义为图3所示的寄存器型,其余可为寄存器/组合型.实现上述逻辑需要9个输入端与7个输出端.注意到图2所示的组合型宏单元的输出三态门是由积项进行控制的,如将该三态门封锁住,则该输出端对外呈高阻状态,此时可以利用其反馈线使该端成为输入端.由此可以推知,采用这种方案的最大可利用输入端数目为15个.实际应用中往往达不到这个数目,原因是控制输出三态门需要来自“与阵列”积项的配合.积项的产生体现在各种编程软件中都至少需要定义一个输入端子.笔者通过直接改写熔丝图文件(JEDEC),借用REQ 来控制WCS 的使能端,利用积项置“0”封锁A 7的三态门,完成上述同样功能只需要一片GAL16V8,而采用门电路和触发器则至少需要5片集成电路才能实现.利用带反馈的(时序、组合)混合设计方案,并通过采用对状态机的控制实现时序的配合以及输出三态门的控制技巧等方法,使硬件加密更加可靠.如在设计过程中根据具体要求再充分考虑时序、组合类型的分配,正负逻辑的合理安排,输入/输出、时钟、使能端子的利用,则可最大限度地提高芯片的利用率,使所设计的硬件最小化.参 考 文 献1 LATTICE .Generic Array TTICE Semiconductor Corp,19882 M M I .PAL prog rammable array logic handbook.Mo nolithic MM I memo ries,19833 应钢等.PLD /GAL 可编程逻辑器件原理和应用.中科院电脑公司,1992The plan designed with PLD /GAL 16V 8to realizethe hardware secret &the minimizationSu G ongAbstract This passage gives the general method desig ned with GAL16V8(regis-tered and combinational)to realize the hardware secret and the minimization by an example of the memory handshack circuit .Key W ords PLD programmable logic device handshack circuit 38 西 安 工 业 学 院 学 报 第16卷。
实验一通用阵列逻辑GAL实现基本门电路的设计一、实验目的1.了解GAL22V10的结构及其应用；2.掌握GAL器件的设计原则和一般格式；3.学会使用VHDL语言进行可编程逻辑器件的逻辑设计；4.掌握通用阵列逻辑GAL的编程、下载、验证功能的全部过程。
二、实验原理1. 通用阵列逻辑GAL22V10通用阵列逻辑GAL是由可编程的与阵列、固定（不可编程）的或阵列和输出逻辑宏单元（OLMC）三部分构成。
GAL芯片必须借助GAL的开发软件和硬件，对其编程写入后，才能使GAL芯片具有预期的逻辑功能。
GAL22V10有10个I/O口、12个输入口、10个寄存器单元，最高频率为超过100MHz。
ispGAL22V10器件就是把流行的GAL22V10与ISP技术结合起来，在功能和结构上与GAL22V10完全相同，并沿用了GAL22V10器件的标准28脚PLCC封装。
ispGAl22V10的传输时延低于7.5ns，系统速度高达100MHz以上，因而非常适用于高速图形处理和高速总线管理。
由于它每个输出单元平均能够容纳12个乘积项，最多的单元可达16个乘积项，因而更为适用大型状态机、状态控制及数据处理、通讯工程、测量仪器等领域。
ispGAL22V10的功能框图及引脚图分别见图1-1和1-2所示。
另外，采用ispGAL22V10来实现诸如地址译码器之类的基本逻辑功能是非常容易的。
为实现在系统编程，每片ispGAL22V10需要有四个在系统编程引脚，它们是串行数据输入(SDI)，方式选择(MODE)、串行输出(SDO)和串行时钟(SCLK)。
这四个ISP控制信号巧妙地利用28脚PLCC封装GAL22V10的四个空脚，从而使得两种器件的引脚相互兼容。
在系统编程电源为+5V，无需外接编程高压。
每片ispGAL22V10可以保证一万次在系统编程。
ispGAL22V10的内部结构图如图1-3所示。
2.编译、下载源文件用VHDL语言编写的源程序，是不能直接对芯片编程下载的，必须经过计算机软件对其进行编译，综合等最终形成PLD器件的熔断丝文件(通常叫做JEDEC文件，简称为JED文件)。
基于可编程逻辑器件的数字电路设计作者：刘彩虹,陈秀萍来源：《现代电子技术》2009年第19期摘要:可编程逻辑器件的出现,使得传统的数字系统设计方法发生了根本的改变,所以有必要介绍一下基于可编程逻辑器件的数字电路设计方法。
以计数器的实现方法作为实例,介绍了采用原理图和硬件描述语言两种方法作为输入,实现计数器的方法,并描述了编译仿真的方法,给出了对应的仿真结果。
采用熟悉的器件为例,使基于可编程逻辑器件的数字电路设计方法更容易理解掌握。
关键词:可编程器件;计数器;数字电路;VHDL中图分类号:TN47文献标识码:A文章编号:1004-373X(2009)19-189-02Design of Digital Circuit Based on Programmable Logic DevicesLIU Caihong,CHEN Xiuping(Northwest Minorities University,Lanzhou,730030,China)Abstract:The traditional design method of digital systems has fundamentally changed because of the emergence of programmable logic devices,it is necessary to introduce the design of digital circuit based on the programmable logic device.The realization methods of counter as examples,described two ways to achieve counter by schematic and hardware description language as input methods.The method of compiled simulation was described,and given the simulation results.The design of digital circuit based on the programmable logic device easier to understand and grasp by the use of familiar device.Keywords:programmable logic devices;counter;digital circuit;VHDL0 引言可编程逻辑器件PLD(Programmable Logic Device)是一种数字电路,它可以由用户来进行编程和进行配置,利用它可以解决不同的逻辑设计问题。
