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基于Quartus2的乐曲演奏电路设计

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FPGA设计quartus万水千山总是情歌曲播放器

FPGA设计quartus万水千山总是情歌曲播放器

乐曲演奏系统设计1.1系统原理传统数字逻辑设计方法相比，本设计借助于功能强大的EDA工具和硬件描述语言来完成，如果只以纯硬件的方法完成乐曲演奏电路的设计，将是难以实现的。

本设计采用了《万水千山总是情》（图3-1）的一部分来曲子来完成。

为了便于理解，首先介绍一下硬件电路的发声原理。

我们知道，声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。

而乐曲中的每一音符对应着一个确定的频率，因此，要想FPGA发出不用音符的音调，实际上只要控制它输出相应音符的频率即可（音符和频率的关系见表3-1）。

乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调。

而要准确地演奏出一首乐曲，仅仅让扬声器能够发声是不够的，还必须准确地控制乐曲的节奏，即每个音符的持续时间。

由此可见，乐曲中每个音符的发音频率与其持续的时间是乐曲能够连续演奏的两个关键因素。

而简易电子琴，工作原理与乐曲演奏一样，只是将固定预置乐曲变成了手动按键输入，节拍时间取决于按键的停留时间，如果合适，同样能播放出完整的歌曲来。

图3-1《万水千山总是情》曲谱1.1.1音调的控制频率的高低决定了音调的高低。

音乐的十二平均率规定：每两个八度音（如简谱中的中音1和高音1）之间的频率相差一倍。

在两个八度音之间又分为十二个半音。

另外，音名A（简谱中的低音6）的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音。

由此可以计算出简谱中从低音1到高音1之间每个音名对应的频率，所有不同频率的信号都是从同一个基准频率分频得到的。

由于音阶频率多为非整数，而分频系数又不能为小数，因此必须将计算得到的分频数四舍五入取整。

若基准频率过低，则由于分频比太小，四舍五入取整后的误差较大；若基准频率过高，虽然误差较小，但分频数将变大。

实际的设计应综合考虑这两方面的因素，在尽量减小频率误差的前提下取合适的基准频率。

EDA电子实训实验指导书

EDA电子实训实验指导书

石河子大学本科毕业设计实验指导书基于EDA平台的电子实训实验设计与开发学生姓名贺权指导教师任玲所在学院机械电气工程学院专业电气工程及其自动化年级11级（1）班中国·新疆·石河子2015年6月目录一、软件工具的安装 (2)二、实验部分 (3)实验一组合逻辑3-8译码器 (3)实验二汽车尾灯控制电路 (11)实验三、基于VHDL语言的数字秒表电路 (15)一、软件工具的安装本实验使用的是Quartus II 9.0，该软件可运行在winxp/win7/win8（包括兼容模式）等系统下，下载安装破解方法如下：1.在Altera公司官网上下载Quartus II 9.0的安装文件。

其中包括Quartus II 9.0的安装文件和ip库。

2.开始安装，win8以下的可以通过解压后得到安装文件，win8以上的直接双击打开就行，先安装90_quartus_windows，然后是90_ip_windows。

默认装在C盘，确保空间足够。

3.软件可免费试用30天。

鼓励购买正版，破解方法可百度。

4.用Quartus_II_9.0_b151破解器.exe破解C:\altera\90\quartus\bin下的sys_cpt.dll文件（运行Quartus_II_90_b151破解器.exe后,首先要点击“浏览”选中sys_cpt.dll，安装默认的sys_cpt.dll路径是在C:\altera\90\quartus\bin下，选中sys_cpt.dll后再点击“应用”。

很多用户上来就点击“应用”，实际上并没有破解这个软件）。

5.把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II7.2的Tools菜单下选择License Setup，下面就有NIC ID)。

6.在Quartus II 9.0的Tools菜单下选择License Setup，然后选择Licensefile，最后点击OK。

QuartusII软件使用及设计流程课件

QuartusII软件使用及设计流程课件
QuartusII软件使用及设计流程
QuartusII软件使用及设计流程
后需要生成功能仿真网络表。单击 “Processing”菜单下的“Generate Functional Netlist”命令后会自动创建功能仿真网络表，如 图1-26所示。完成后会弹出相应提示框，单击 “确定”即可。最后进行功能仿真，如图1-27 所示。从图中可以看出仿真后的波形没有延时， 半加器的两个加数作为输入信号，得到了对应 的和与进位。
QuartusII软件使用及设计流程
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（2）添加引脚或节点。 图1-16，左键双击 “Name”下方空白处， 弹出“Insert Node or Bus”对话框，如图1-17 所示。单击对话框 “Node Finder…”按钮后， 弹出“Node Finder”对话 框，如图1-18所示。
QuartusII软件使用及设计流程
在图1-29中，双 击与输入端“A”对 应的“Location”选 项后弹出引脚列 表，从中选择合 适的引脚，则输 入“A”的引脚锁定 完毕。同理完成 其他引脚的锁定， 如图1-30。
QuartusII软件使用及设计流程
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四、编程下载
资源管理窗口用于显示当前工程中所有相关的资源文 件。
QuartusII软件使用及设计流程
• 工程工作区 当QuartusⅡ实现不同的功能时，此区域将打开对应的操作窗口，显示
不同的内容，进行不同的操作，如器件设置、定时约束设置、编译报告等均 显示在此窗口中。 • 编译状态显示窗口
此窗口主要显示模块综合、布局布线过程及时间。 • 信息显示窗口
（3）保存文件。在图1-12中单击保存文件按钮，弹出对话 框如图1-13，将输入的VHDL语言程序保存为half_add.vhd 文件，注意后缀名是.vhd，如图1-13。

电子课程设计EDA课程设计乐曲硬件演奏电路

电子课程设计EDA课程设计乐曲硬件演奏电路

电子课程设计——乐曲硬件演奏电路设计学院太原科技大学华科学院专业、班级电子信息工程姓名学号指导教师2011年12月目录一、设计任务与要求 (3)二、总框体图 (3)三、选择器件 (4)四、功能模块 (4)一、音乐数据模块 (4)二、音符控制输出模块 (7)3、音符译码模块 (8)4、数控分频器模块 (11)五、分频器模块 (12)六、译码模块 (13)五、整体设计电路图 (15)一、整体电路原理图……………………………15二、管脚分派图……………………………153、电路仿真结果 (15)4、硬件验证 (16)六、设计心得 (17)七、附录 (19)乐曲硬件演奏电路设计一、设计任务与要求：一、实验内容利用可编程逻辑器件FPGA，设计乐曲硬件演奏电路，可自动演奏乐曲。

二、实验要求（1）利用数控分频器设计硬件乐曲演奏电路。

（2）利用给定的音符数据定制ROM“music”。

（3）设计乘法器逻辑框图，并在QuartusII上完成全部设计。

（4）将音乐通过实验箱上的喇叭播放出来。

（5）与演奏发音相对应的简谱码输出在数码管上显示。

二、整体框图设计思路：C调音阶频率表：同的预置数即可发出不同频率的声音。

由此，可以以此为设计基础。

设计一功能模块，能够将乐曲中的音符一一以对应的频率以预置数的形式置入数控分频计中，即可利用该数控分频计产生不同的声音，演奏出设定好的音乐。

ROM 中的音乐数据文件刚可由编辑好的音符填入MIF 文件中再定制LPM_ROM 将音符数据加载入ROM 中，并设计程序在运行时自动读取ROM 中的文件并置入数控分频器中。

当采用四四拍曲子时，每节拍持续时间为秒。

置入数控分频器的速度也应与此同步或一致，避免音乐过快或过快慢而失真。

由已知的C 调音阶频率表，各频率对应的预置数就与数控分频推动蜂鸣器发作声音的频率对应。

在编写数控分频器时，不仅要考虑预置数的输入方式，还要考虑输入的速度，和驱动蜂鸣器发声的频率。

基于Quartus2的乐曲演奏电路设计

基于Quartus2的乐曲演奏电路设计

基于Quartus2的乐曲演奏电路设计目录1.引言 (1)2.系统设计总述 (1)2.1系统设计要求 ..................................................................... ............................................ 2 2.2系统设计原理 ..................................................................... ............................................ 2 2.3系统结构 ..................................................................... .................................................... 3 3.单元模块设计 (6)3.1音符数据地址发生器模块CNT138T ................................................................ ............. 6 3.2分频预置查表电路模块F_CODE ................................................................. ................. 8 3.3数控分频器模块SPKER .................................................................. ............................ 10 3.4音符数据模块ROMMUSIC ........................................................................................ 12 4(结语 (13)基于Quartus II的乐曲演奏电路设计基于Quartus II的乐曲演奏电路设计学生姓名:李秉臻指导老师:窦海鹏内容提要:随着电子设计自动化和可编程逻辑器件的出现和飞速发展～在设计周期得到大大缩减的同时系统成本也有了大幅度降低～显然标准逻辑器件的组装已远不能满足这方面的要求。

基于Quartus2的乐曲演奏电路设计

基于Quartus2的乐曲演奏电路设计
(2)为了提供乐曲发音所需要的发音频率，编写数控分频器程序，对单一输入高频，进行预置数分频，生成每个音符发音的相应频率。
(3)为了给分频提供预置数，需要计算分频预置数。
(4)对每部分结构单元逐一进行编译，生成相应的元器件符号，并对独立结构单元功能进行仿真。
(5)连接独立结构模块，形成完整的乐曲演奏电路。
由于FPGA/CPLD的集成规模非常大，可利用先进的EDA工具进行电子系统设计和产品开发。
由于开发工具的通用性、设计语言的标准化以及设计过程几乎与所用器件的硬件结构没有关系，因而设计开发成功的各类逻辑功能块软件有很好的兼容性和可移植性。
它几乎可用于任何型号和规模的FPGA/CPLD中，从而使得产品设计效率大幅度提高。
FPGA在结构上主要分为三个部分，即可编程逻辑单元，可编程输入/输出单元和可编程连线三个部分。CPLD在结构上主要包括三个部分，即可编程逻辑宏单元，可编程输入/输出单元和可编程内部连线。
高集成度、高速度和高可靠性是FPGA/CPLD最明显的特点，其时钟延时可小至ns级，结合其并行工作方式，在超高速应用领域和实时测控方面有着非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于MCU的复位不可靠和PC可能跑飞等问题[6]。FPGA/CPLD的高可靠性还表现在几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。
计数时钟信号作为输出音符快慢的控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低。
2.2.3乐曲产生原理框图
根据2.2.1与2.2.2的分析，我们可以通过图1来获得每个音符的发音频率值与持续的时间这两个要素所对应的数值，以及通过纯硬件的手段来利用这些数值实现乐曲所希望的演奏效果。

用Quartus II设计电子琴


（数控分频模块仿真图）
4.自动演奏模块程序与仿真
c.vhd --功 能：实现自动演奏功能。 --最后修改日期：2004.3.19。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity automusic is Port ( clk,Auto : in std_logic; --系统时钟；键盘输入/自动演奏 index2 : in std_logic_vector(7 downto 0); --键盘输入信号 index0 : out std_logic_vector(7 downto 0));--音符信号输出 end automusic; architecture Behavioral of automusic is signal count0:integer range 0 to 31;--change signal clk2:std_logic; begin
--音符输入信号 --音符显示信号 --高低音显示信号 --音符的分频系数


search :process(index) --此进程完成音符到音符的分频系数译码，音符的显示，高低音阶 begin case index is when "00000001" => tone0<=773;code<="1001111";high<='1'; when "00000010"=> tone0<=912;code<="0010010";high<='1'; when "00000100" => tone0<=1036;code<="0000110";high<='1'; when "00001000" => tone0<=1116;code<="1001100";high<='1'; when "00010000" => tone0<=1197;code<="0100100";high<='1'; when "00100000" => tone0<=1290;code<="0100000";high<='0'; when "01000000" => tone0<=1372;code<="0001111";high<='0'; when "10000000" => tone0<=1410;code<="0000000";high<='0'; when others => tone0<=2047;code<="0000001";high<='0'; end case; end process; end Behavioral;

实验硬件乐曲自动演奏电路实施方案

验十硬件乐曲自动演奏电路设计1、实验目地：学习利用数控分频器设计硬件电子琴实验.实验仪器：PC机，操作系统为Windows2000/xp,Quartus II 5.1 设计平台，GW48系列SOPE/EDA实验开发系统.3、实验原理：本设计乐曲选取《梁祝》中化蝶部分，其简谱如图1所示.图1 《梁祝》中化蝶部分简谱组成乐曲地每个音符地发音频率值及其持续地时间是乐曲能连续演奏所需地2个基本要素，首先让我们来了解音符与频率地关系.乐曲地12平均率规定：每2个八度音(如简谱中地中音1与高音1)之间地频率相差1倍.在2个八度音之间，又可分为12个半音，每2个半音地频率比为.另外，音符A(简谱中地低音6)地频率为440Hz，音符B到C之间、E到F之间为半音，其余为全音.由此可以计算出简谱中从低音1至高音1之间每个音符地频率，如表1所示.表1 简谱中音符与频率地关系主系统由4个模块组成；例1-1是顶层设计文件，其内部有三个功能模块（如图2所示）：Tone.VHD(例1-2)和Speaker.VHD（例1-3）及Notetabs.VHD（例1-4）.模块TONE是音阶发生器，当4位发声控制输入INDEX中某一位为高电平时，则对应某一音阶地数值将从端口TONE输出，作为获得该音阶地分频预置值；同时由CODE输出对应该音阶简谱地显示数码，如‘5’，并由HIGH输出指示音阶高8度显示.由例6-28可见，其语句结构只是类似与真值表地纯组合电路描述，其中地音阶分频预置值，如Tone <= 1290是根据产生该音阶频率所对应地分频比获得地.图2 硬件电子琴电路结构模块SPEAKER中地主要电路是一个数控分频器，它由一个初值可预置地加法计数器构成，当模块SPEAKER由端口TONE获得一个2进制数后，将以此值为计数器地预置数，对端口CLK12MHZ输入地频率进行分频，之后由SPKOUT向扬声器输出发声.模块NOTETABS，用于产生节拍控制（INDEX数据存留时间）和音阶选择信号，即在NOTETABS模块放置一个乐曲曲谱真值表，由一个计数器地计数值来控制此真值表地输出，而由此计数器地计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件地乐曲自动演奏电路.试完成此项设计，并在EDA实验系统上地FPGA目标器件中实现之.5、实验内容：编译适配以上4个示例文件，给出仿真波形，最后进行下载和硬件测试实验.建议使用实验电路模式“3”（附图2-5），用短路帽选择“CLOCK9”地输入频率选择12MHz，此信号作为系统输入信号CLK12MHZ；CLK8HZ与clock2相接，接受4Hz频率；键8至键1 作为INDEX输入信号控制各音阶；选择数码管1显示琴音简谱码，发光管D1显示高8度.6、思考题1：例1-3中地进程DelaySpkS对扬声器发声有什么影响？7、思考题2：电路上应该满足哪些条件，才能用数字器件直接输出地方波驱动扬声器发声？8、实验报告：用仿真波形和电路原理图，详细叙述硬件电子琴地工作原理及其4个VHDL 文件中相关语句地功能，叙述硬件实验情况..附录；【例10-1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TOP IS -- 顶层设计PORT ( CLK12MHZ : IN STD_LOGIC;CLK8HZ : IN STD_LOGIC;CODE1 : OUTINTEGERRANGE 0 TO 15;HIGH1,SPKOUT : OUT STD_LOGIC);END;ARCHITECTURE one OF TOP ISCOMPONENT TonePORT ( Index : IN INTEGERRANGE 0 TO 15;CODE : OUTINTEGERRANGE 0 TO 15;HIGH : OUT STD_LOGIC;Tone : OUT INTEGER RANGE 0 TO 16#7FF# ); --11位2进制数 END COMPONENT;COMPONENT SpeakerPORT ( clk : IN STD_LOGIC;Tone1 : IN INTEGER RANGE 0 TO 16#7FF#; --11位2进制数 SpkS : OUT STD_LOGIC );END COMPONENT;component NotetabsPort ( clk :in std_logic;index0 : out INTEGERRANGE 0 TO 15);end component;SIGNAL Tone2 : INTEGERRANGE0 TO 16#7FF#;SIGNAL Indx: INTEGERRANGE 0 TO 15;BEGIN -- 安装U1, U2, U3u1 : Tone PORT MAP (Index=>Indx, Tone=>Tone2,CODE=>CODE1,HIGH=>HIGH1); u2 : Speaker PORT MAP (clk=>CLK12MHZ,Tone1=>Tone2, SpkS=>SPKOUT );u3 : Notetabs PORT MAP(clk=>CLK8HZ,Index0=>Indx);END;【例10-2】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Tone ISPORT ( Index : IN INTEGERRANGE 0 TO 15;CODE : OUTINTEGERRANGE 0 TO 15;HIGH : OUT STD_LOGIC;Tone : OUTINTEGERRANGE0 TO 16#7FF# );END;ARCHITECTURE one OF Tone ISBEGINSearch : PROCESS(Index)BEGINCASE Index IS -- 译码电路，查表方式，控制音调地预置数 WHEN 0=>Tone <= 2047; CODE <= 0; HIGH <= '0';WHEN 1=>Tone <= 773; CODE <= 1; HIGH <= '0';WHEN 2=>Tone <= 912; CODE <= 2; HIGH <= '0';WHEN 3=>Tone <= 1036; CODE <= 3; HIGH <= '0';WHEN 5=>Tone <= 1197; CODE <= 5; HIGH <= '0';WHEN 6=>Tone <= 1290; CODE <= 6; HIGH <= '0';WHEN 7=>Tone <= 1372; CODE <= 7; HIGH <= '0';WHEN 8=>Tone <= 1410; CODE <= 1; HIGH <= '1';WHEN 9=>Tone <= 1480; CODE <= 2; HIGH <= '1';WHEN 10=>Tone <= 1542; CODE <= 3; HIGH <= '1';WHEN 12=>Tone <= 1622; CODE <= 5; HIGH <= '1';WHEN 13=>Tone <=1668; CODE <= 6; HIGH <= '1';WHEN 15=>Tone <= 1728; CODE <= 1; HIGH <= '1';WHEN OTHERS =>NULL;END CASE;END PROCESS;END;【例10-3】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Speaker ISPORT ( clk : IN STD_LOGIC;Tone1 : IN INTEGER RANGE 0 TO 16#7FF#;SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speaker ISSIGNAL PreCLK , FullSpkS : STD_LOGIC;BEGINDivideCLK : PROCESS(clk) -- 将CLK进 11分频，PreCLK为C L 11K 6分频VARIABLE Count4 : INTEGERRANGE 0 TO 15;BEGINPreCLK <= '0';IF Count4 > 11 THEN PreCLK <= '1'; Count4 := 0;ELSIF clk'EVENT AND clk='1' THEN Count4 := Count4 + 1;END IF;END PROCESS;GenSpkS : PROCESS(PreCLK, Tone1)VARIABLE Count11 : INTEGERRANGE0 TO 16#7FF#;BEGIN -- 11位可预置计数器IF PreCLK'EVENT AND PreCLK = '1' THENIF Count11=16#7FF# THEN Count11 := Tone1; FullSpkS <= '1'; ELSE Count11:=Count11 + 1; FullSpkS <= '0';END IF;END IF;END PROCESS;DelaySpkS : PROCESS(FullSpkS)VARIABLE Count2 : STD_LOGIC;BEGINIF FullSpkS'EVENT AND FullSpkS = '1' THEN Count2 := NOT Count2;IF Count2 = '1' THEN SpkS <= '1';ELSE SpkS <= '0';END IF;END IF;END PROCESS;END;【例10-4】library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity Notetabs isPort ( clk: in std_logic; --系统时钟；键盘输入/自动演奏 index0 : out INTEGER RANGE 0 TO 15); --音符信号输出end NOTETABS;architecture Behavioral of Notetabs issignal count0:integer range 0 to 138;--changebeginmusic:process(clk) --此进程完成自动演奏部分曲地地址累加beginif clk'event and clk='1' thenif count0=138 then count0<=0;else count0<=count0+1;end if;end if;end process;com1:process(count0)begincase count0 is --此case语句：存储自动演奏部分地曲when 00 =>index0<=3;when 01 =>index0<=3;when 02 =>index0<=3;when 03 =>index0<=3;when 04 =>index0<=5;when 05 =>index0<=5;when 06 =>index0<=3;when 07 =>index0<=6;when 08 =>index0<=8;when 09 =>index0<=8;when 10 =>index0<=8;when 11 =>index0<=9;when 12 =>index0<=6;when 13 =>index0<=8;when 14 =>index0<=5;when 15 =>index0<=5;when 16 =>index0<=12;when 17 =>index0<=12;when 18 =>index0<=12;when 19 =>index0<=15;when 20 =>index0<=13;when 21 =>index0<=12;when 22 =>index0<=10;when 23 =>index0<=12;when 25 =>index0<=9; when 26 =>index0<=9; when 27 =>index0<=9; when 28 =>index0<=9; when 29 =>index0<=9; when 30 =>index0<=9; when 31 =>index0<=0; when 32 =>index0<=9; when 33 =>index0<=9; when 34 =>index0<=9; when 35 =>index0<=10; when 36 =>index0<=7; when 37 =>index0<=7; when 38 =>index0<=6; when 39 =>index0<=6; when 40 =>index0<=5; when 41 =>index0<=5; when 42 =>index0<=5; when 43 =>index0<=6; when 44 =>index0<=8; when 45 =>index0<=8; when 46 =>index0<=9; when 47 =>index0<=9; when 48 =>index0<=3; when 49 =>index0<=3; when 50 =>index0<=8; when 51 =>index0<=8; when 52 =>index0<=6; when 53 =>index0<=5; when 54 =>index0<=6; when 55 =>index0<=8; when 56 =>index0<=5; when 57 =>index0<=5; when 58 =>index0<=5; when 59 =>index0<=5; when 60 =>index0<=5; when 61 =>index0<=5; when 62 =>index0<=5; when 63 =>index0<=5; when 64 =>index0<=10; when 65 =>index0<=10; when 66 =>index0<=10; when 67 =>index0<=12;when 69 =>index0<=7; when 70 =>index0<=9; when 71 =>index0<=9; when 72 =>index0<=6; when 73 =>index0<=8; when 74 =>index0<=5; when 75 =>index0<=5; when 76 =>index0<=5; when 77 =>index0<=5; when 78 =>index0<=5; when 79 =>index0<=5; when 80 =>index0<=3; when 81 =>index0<=5; when 82 =>index0<=3; when 83 =>index0<=3; when 84 =>index0<=5; when 85 =>index0<=6; when 86 =>index0<=7; when 87 =>index0<=9; when 88 =>index0<=6; when 89 =>index0<=6; when 90 =>index0<=6; when 91 =>index0<=6; when 92 =>index0<=6; when 93 =>index0<=6; when 94 =>index0<=5; when 95 =>index0<=6; when 96 =>index0<=8; when 97 =>index0<=8; when 98 =>index0<=8; when 99 =>index0<=9; when 100=>index0<=12; when 101=>index0<=12; when 102=>index0<=12; when 103=>index0<=10; when 104=>index0<=9; when 105=>index0<=9; when 106=>index0<=10; when 107=>index0<=9; when 108=>index0<=8; when 109=>index0<=8; when 110=>index0<=6; when 111=>index0<=5;when 113=>index0<=3;when 114=>index0<=3;when 115=>index0<=3;when 116=>index0<=8;when 117=>index0<=8;when 118=>index0<=8;when 119=>index0<=8;when 120=>index0<=6;when 121=>index0<=8;when 122=>index0<=6;when 123=>index0<=5;when 124=>index0<=3;when 125=>index0<=5;when 126=>index0<=6;when 127=>index0<=8;when 128=>index0<=5;when 129=>index0<=5;when 130=>index0<=5;when 131=>index0<=5;when 132=>index0<=5;when 133=>index0<=5;when 134=>index0<=5;when 135=>index0<=5;when 136=>index0<=0;when 137=>index0<=0;when 138=>index0<=0;when others => null;end case;end process;end Behavioral;版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理.版权为个人所有This article includes some parts, including text, pictures, and design. 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FPGA轻松学习用QuartusII通过原理图完成与门电路设计

FPGA轻松学习用QuartusII通过原理图完成与门电路设计打开QuartusII软件，程序主界面如下：1，新建一个工程点击File——>New Project Wizard，打开创建新工程向导，这里你将完成工程的基本设定选项。

1，Project name and directory——工程的名称与目录2，Name of the top-level design entity——顶层设计实体的名称3，Project files and libraries——项目文件与库4，Target device family and device——目标设备的族类5，EDA tool settings——EDA工具设定这里一般设定好工程名称和目录，顶层设计实体名称以及目标设备族类就可以了，其他的暂时直接使用默认项就可以了。

2，新建一个设计文件通过点击File——>New打开新建文件选择框，由于我们这里使用原理图描述实现的，则文件类型选择Design Files——>Block Diagram/Schematic File，就新建了一个原理图文件，将其保存起来，注意命名要跟前面设置的顶层设计实体名称相同。

3，编写设计文件接下来开始在文件中绘制原理图，这里首先完成与门的添加，点击左侧工具栏中的Symbol Tool按钮，打开Symbol选择框，选择primitives——>logic——>and2，点击OK后即可在原理图中添加一个2输入的与门了。

在同样通过Symbol Tool中的加入和primitives——>pin——>output加入输入和输出引脚，然后在原理图中把他们用Orthogonal Node Tool即导线连接起来，双击输入输出引脚，为他们设定好名字，pinA，pinB，pinC，就完成了原理图中的设计。

4，编译（分析综合）点击Processing——>Start——>Start Analysis & Synthesis，进行分析综合，就好像是对程序进行编译，等待片刻，如果没有错误，编译报告会输出出来。

梁祝乐曲_乐曲硬件演奏电路的VHDL设计_eda课程设计

一、设计题目：乐曲硬件演奏电路的VHDL设计二、设计目标：了解一般乐曲演奏电路设计设计方法,学习VHDL语言，熟悉EDA设计软件QuartusII和MAX+plusⅡ，加强独立完成电子设计的能力。

（1）能够播放“梁祝”乐曲。

（2）能够通过LED显示音阶。

（3）（选作）具有“播放/停止”功能，并在此基础上实现“按键演奏”的电子琴功能。

主芯片型号为FLEX10K10LC84-4三、实验电路的工作原理：(演奏电路逻辑图)组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能够连续演奏所需的两个基本要素，设计演奏电路的关键就是获得这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果。

演奏电路逻辑图有三部分：音乐节拍和音调发生器、简谱码对应的分频预置数查表电路、数控分频与演奏发生器。

演奏电路逻辑图：四、设计内容：1.完成程序的编辑工作。

2.将音乐数据制作成LMP_ROM文件.3.将程序加载到MAX+plusⅡ中进行编译、仿真，并保存仿真结果。

4.到实验室进行下载验证。

引脚进行锁定，然后下载到实验芯片中观察实验结果。

五、仿真结果：1.音乐节拍和音调发生器（NoteTabs.VHD）notetabs模块中设置了一个8位二进制计数器（计数最大值138），作为音符数据ROM的地址发生器。

这个计数器的计数频率选为4Hz，即每一个计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间。

随着notetabs模块中的计数器按4Hz的时钟速率作为加法计数时，即随地址值递增时，音符数据ROM中的音符数据将从ROM中通过ToneIndex[3..0]端口输向ToneTaba模块，“梁祝”乐曲就开始连续自然的演奏起来了。

Notetabs模块仿真图：2.简谱码对应的分频预置数查表电路（ToneTaba.VHD）音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定，tonetaba 模块的功能首先是为speakera提供决定所发音符的预置数，而此数在speakera 输入口停留的时间即为此音符的节拍值。

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本文按照EDA开发流程，采用Verilog HDL硬件描述语言开发，将乐曲硬件演奏电路设计进行模块化分解，层次化设计，分成几个单独的结构体，每个结构体实现部分功能，最后，经顶层文件将各单独结构体进行综合，实现乐曲硬件演奏。
2.系统设计总述
2.1系统设计要求
与利用微处理器（CPU或MCU）来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂一些，如果不借助功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以有效实现。所以本实验设计项目的目标是软件上实现硬件乐曲演奏电路系统仿真与调试；硬件上实现乐曲的发声播放与乐曲简谱显示功能，即当演奏电路播放乐曲时，能够将当前播放的音符通过一列发光二极管以二进制的形式予以显示乐曲高音显示功能。如果电路正在播放高音音符，那么将有一个发光二极管点亮来显示。
EDA技术伴随着计算机、集成电路和电子系统设计的发展，经历了计算机辅助设计(Cபைடு நூலகம்mputer Assist Design，CAD)、计算机辅助工程设计(Computer Assist Engineering Design，CAED)和电子设计自动化(Electronic Design Automation，EDA)三个发展阶段。未来的EDA技术将向广度和深度两个方向发展，EDA将会超越电子设计的范畴进入其他领域，随着基于EDA的SOC(单片系统)设计技术的发展，软硬核功能库的建立，以及基于HDL所谓自顶向下设计理念的确立，未来的电子系统的设计与规划将不再是电子工程师们的专利。有专家认为，21世纪将是EDA技术快速发展的时期，并且EDA技术将是对21世纪产生重大影响的十大技术之一[2]。
(2)为了提供乐曲发音所需要的发音频率，编写数控分频器程序，对单一输入高频，进行预置数分频，生成每个音符发音的相应频率。
(3)为了给分频提供预置数，需要计算分频预置数。
(4)对每部分结构单元逐一进行编译，生成相应的元器件符号，并对独立结构单元功能进行仿真。
(5)连接独立结构模块，形成完整的乐曲演奏电路。
本次设计在EDA开发平台Quartus II8.0上利用VerilogHDL语言设计数控分频器电路，利用数控分频的原理设计音乐硬件演奏电路，并定制ROM存储音乐数据，以《梁祝》乐曲为例，将音乐数据存储到开发板ROM中，就达到了以纯硬件的手段来实现乐曲的演奏效果。
关键词:EDA硬件乐曲演奏DHL语言Quartus II8.0
基于Quartus II的乐曲演奏电路设计
学生姓名：李秉臻指导老师：窦海鹏
内容提要:随着电子设计自动化和可编程逻辑器件的出现和飞速发展，在设计周期得到大大缩减的同时系统成本也有了大幅度降低，显然标准逻辑器件的组装已远不能满足这方面的要求。而Verilog HDL能提供高阶电路描述语言的方式，让复杂的的电路可以通过Verilog HDL编辑器的电路合成方式，轻松而且快速的达到设计的规格。
乐曲演奏广泛用于自动答录装置、手机铃声、集团电话及智能仪器仪表设备。实现方法有许多种，在众多的实现方法中，以纯硬件完成乐曲演奏，随着FPGA集成度的提高，价格下降，EDA设计工具更新换代，功能日益普及与流行，使这种方案的应用越来越多。PFGA预装了很多已构造好的参数化库单元LPM器件，通过引入支持LPM的EDA软件工具，设计者可以设计出结构独立而且硅片的使用效率非常高的产品[3]。
主要工作：根据硬件演奏电路的功能进行全局分析，采用自上至下的设计方法，从系统总体要求出发，逐步将设计内容细化，最后完成系统结构的整体设计。实现功能乐曲播放，需要完成以下设计：
(1)预置乐曲，本文选取了《梁祝》的一段作预置，作预置时，需要将乐曲音符转换成相应的代码，通过计算逐一将音符转换成代码，通过EDA开发平台Quartus II8.0进行乐曲定制。
1.引言
EDA是Electronic Design Automation(电子设计自动化)的缩写。EDA技术[1]就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。
其简谱中音符和频率的关系如表1所示：
表1简谱中音符与频率的关系
2.2.2音符的持续时间
音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定。本设计中的梁祝乐曲，最小的节拍为1/4拍，若将1拍的时间定为1秒，则只需要提供一个4Hz的时钟频率即可产生1/4拍的时长（0.25秒），对于其它占用时间较长的节拍（必为1/4拍的整数倍）则只需要将该音符连续输出相应的次数即可。
(6)应将其输入信号锁定在芯片确定的引脚上，编译后下载，对此电路进行硬件测试。
2.2系统设计原理
硬件电路发生器原理，声音的频谱范围约在几十到几千赫兹，若能利用程序来控制FPGA芯片某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。乐曲中的每一音符对应着一个确定的频率，要想FPGA发出不同音符的音调，实际上只要控制它输出相应音符的频率即可。乐曲都是由一连串的音符组成，因此按照乐曲的乐谱依次输出这些音符所对应的频率，就可以在扬声器上连续地发出各个音符的音调[4]。而要准确地演奏出一首乐曲，仅仅让扬声器能够发生是不够的，还必须准确地控制乐曲的节奏，即乐曲中每个音符的发生频率及其持续时间是乐曲能够连续演奏的两个关键因素。
2.2.1音符的频率
音符的频率可以由数控分频器SPKER获得，工作时由其CLK端输入一较高频率（1MHZ）的时钟，通过SPKER分频后，经由D触发器构成的分频电路由SPK_KX口输出。由于直接从数控分频器中出来的输出信号是脉冲极窄的信号，为了有利于驱动扬声器，需另加一个D触发器分频以均衡其占空比，但这时的频率是原来的1/2。SPKER对CLK输入信号的分频比由输入的11位预置数TN[10..0]与输出频率就有了对应关系，而输出的频率又与音符的发声存在对应关系。图10即为数控分频器SPKER。