hdlc协议原理

HDLC协议处理器的FPGA实现

潘佳峰,张有根,李纯喜

(北京交通大学通信实验室　北京　100044)

摘　要:讲述了一种HDLC协议的硬件设计实现,并在FPGA上成功地实现了综合。全部设计方案采用VHDL语言描述。实

验结果证明这种设计有效可行,可以满足一些系统的要求。对HDLC功能设计采用的是“ToptoDown”(“从顶到底”)的

方法,根据要求的功能先设计出顶层的原理框图,由若干个功能模块组成。再把各个模块细化为子模块,各层的功能用硬件描

述语言来实现。设计采用分块处理的方法使各个模块的设计简单灵活、易于修改,适合中小批量通信产品的设计。

关键词:VHDL;HDLC;FPGA;“从顶到底”

中图分类号:TN91913 文献标识码:B 文章编号:1004373X(2005)1110602

HardwareImplementationofHDLCProcessorwithFPGA

PANJiafeng,ZHANGYougen,LIChunxi(CommunicationLab1,BeijingJiaotongUniversity,Beijing,100044,China)

Abstract:Inthispaper,areasonablelogicstructureforHDLCProcessorisdescribedandthedesignhasbeenimplementedin

FPGA1ThewholeschemeisdescribedintheVHSICHardwareDescriptionLanguage(VHDL)1Theresultsshowthedesignis

attractiveforuseinsomeapplications1HDLCProcessorisdesignedandadoptedby"ToptoDown"method1Thetopprincipleblock

diagramisdesignedbytherequiredfunction,whichismadeupofseveralfunctionmodules1Everylayeroffunctionsisrealizedwiththe

HDLC协议IP核的设计(全文)

《电子设计工程杂志》2014年第十一期

1HDLC的帧结构

首先回顾一下HDLC基本的帧结构形式。HDLC是面向比特的链路控制规程，其链路监控功能通过一定的比特组合所表示的命令和响应来实现，这些监控比特和信息比特一起以帧的形式传送。每帧的起始和结束以”7E”（01111110）做标志，两个”7E”之间为数据段（包括地址数据、控制数据、信息数据）和帧校验序列。帧校验采用CRC算法，对除了插入的”零”以外的所有数据进行校验。为了避免将数据中的”7E”误为标志，在发送端和接收端要相应地对数据流和帧校验序列进行”插零”及”删零”操作。

2原理框图

基于FPGA的HDLC协议的实现原理框图如图1所示。该框图包括3个部分：对外接口部分、HDLC发送部分、HDLC接收部分。以下对3个部分的实现分别进行论述。

2.1对外接口模块对外接口部分主要实现HDLC对外的数据交换。包括CPU接口、发送FIFO、发送接口、接收FIFO以及接收接口。本设计是以总线的形式实现HDLC与外部CPU的通信。当需要发送数据时，外部CPU通过总线将待发数据写入FIFO（FIFO的IP核在各开发软件中都是免费提供的，在程序中只需直接调用即可，故在此不再详细描述）。之中。发送数据准备就绪标志（TX_DAT_OK）；接收数据时，当对外接口模块接收到数据有效信号时，根据接收模块发来的写信号（WR_MEM）将数据写入接收FIFO中。接收完一帧数时向CPU发送中断信号(INT)，通知CPU读取数据。

2.2HDLC发送模块HDLC发送部分主要实现HDLC发送功能。当接收到数据准备就绪标志（TX_DAT_OK）后，向对外接口模块发送读使能（RD_MEM_EN）和读信号（RD_MEM），通过局部总线将待发数据存入发送缓冲区，在T_CLK的控制下将数据从HDLC_TXD管脚发出。数据发送模块采用状态机来完成发送各个阶段的切换。状态切换流程图如图2所示。State0状态是发送的起始状态也是空闲状态。当没有数据要发送时（TX_DAT_OK=0），程序以7E填充发送；当程序检测到有新数据时（TX_DAT_OK=1），程序检测7E是否发送结束如果没结束则继续发送7E，如果7E发送结束则状态在下一周期切换为State1。State1状态主要完成接收并发送数据功能，在第二个CLK周期先将读使能和读信号拉高，在第三个CLK周期再将其拉低，在第五个CLK周期开始读数。在并行的数据发送PROCESS中根据CLK周期和发送计数器，将接收到的数据通过移位进行发送同时对连续‘1’的个数和发送个数进行计数。当连续‘1’的个数为5时在下一个周期插入发送‘0’，将连续‘1’的计数器清零，发送个数不变。在发送数据的同时进行CRC校验的计算。帧校验序列字段使用CRC-16，对两个标志字段之间的整个帧的内容进行校验。CRC的生成多项式为X16+X12+X5+1，对在校错范围内的错码进行校验。标志位和按透明规则插入的所有‘0’不在校验的范围内。程序设计中的CRC校验算法的原理框图如图3所示。State3状态主要完成发送字尾，发送完成后直接转入state0。

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基于MATLAB的HDLC协议CRC算法仿真

作者：陈晓宇

来源：《中国新通信》2013年第15期

【摘要】HDLC协议广泛的应用于网络，无线传输及工业控制中，对于HDLC协议中帧校验FCS的算法，由于子协议的不同和芯片厂家的差异，导致变化多样，很容易混淆。本文分析了HDLC协议中帧校验FCS的计算原理及基本算法，之后列举了各种常见的变化算法，使用matlab作为仿真工具，对计算方法和计算结果进行了验证。

【关键词】HDLC，MatlabCRC算法仿真

七十年代初期，IBM公司率先提出了面向比特的同步数据链路控制规程SDLC（Synchrous

Data Link Control），随后，国际标准化组织ISO采纳并发展了SDLC，并分别提出了自己的标准，即高级数据链路控制规程HDLC（High-level Data Link Control）。

HDLC的特点：协议不依赖于任何字符编码集；数据报文透明传输；全双工通信，有较高的数据链路传输效率；所有帧均采用CRC校验，传输可靠性高，目前网络设计普遍使用HDLC作为数据链路管制协议[1]。实施HDLC的一般方法通常是采用ASIC器件和软件编程等，但由于HDLC标准的文本较多，ASIC芯片出于专用性的目的难以通用于不同版本，缺乏应用灵活性。例如CCITT、ANSI、ISO/IEC等都有各种版本的HDLC标准，器件生产商都还有各自的标准，对HDLC的CRC序列生成多项式等有不同的规定[2]。

本文重点分析了HDLC中CRC的计算原理，给出了众多规定下的各种CRC算法及matlab仿真，明确了之间的区别和使用方法，并比较了使用硬件和软件计算CRC的各自优势及应用场景选择。

一、HDLC帧结构与CRC校验

HDLC规程主要由帧结构、规程要素、规程类别三个部分组成[3]。HDLC的帧结构在不同的标准下长度不一，但基本结构相同，图1表示出了ISO/IEC 3309标准规定的HDLC的基本帧结构[4]。

应用设计

卜付新虎史浩郑喜凤丁铁夫

ＨＤＬＣ协议在通信系统中的应用

ＨＤＬＣ（ｈｉｇｈ－ｌｅｖｅｌ　ｄａｔａ　ｌｉｎｋｃｏｎｔｒｏｌ　ｐｒｏｃｅｄｕｒｅｓ，高级数据链路

控制规程）广泛应用于数据通信领域，是由ＩＳＯ制订的确保数据信息可靠互通的重要技术。ＨＤＬＣ

是在同步网上传输数据，是面向位的数据链路层协议，传输的数据中不存在任何特殊的控制代码，但帧中包含了控制和响应命令。ＨＤＬＣ支持全双工传输，具有较

高的吞吐率，适合于点对点和多

点（多路发送或一对多）连接。ＨＤＬＣ的子集被用来向Ｘ．２５，ＩＳＤＮ和帧中继网提供信令和控制

数据链路。

利用Ｚａｒｌｉｎｋ公司生产的ＭＴ８９５２与ＭＴ９１７２芯片可以实现ＨＤＬＣ协议在通信系统中应用的实例。该系统具有

６４ｋｂｉｔ／ｓ的电路交换功能，提供ＩＳＤＮ　２Ｂ＋Ｄ　Ｕ

接口功能。日ＤＬＣ通信协议的优点

ＨＤＬＣ协议是面向位的通信协议，与面向字符的链路控制规程相比，具有以下几大优点： （１）使用统一的帧格式：实

现数据、命令和响应的传输，实施起来方便； （２）采用零位插人法：使得规程可以支持任意的位流传输，保证了信息传输的透明性；

（３）采用窗口机制和捎带应答：支持全双工工作方式，允许

在未收到确认情况下，连续发送多个帧，提高信息传输的效率；

（４）采用帧校验序列，并设置窗口序号：可以提高信息传输的正确性和可靠性。

系统的组成

硬件部分 系统的硬件部分包括一片

ＣＰＵ，选用Ｃｙｇｎａｌ高性能单片机Ｃ８０５１Ｆ０２３；一片ＦＰＧＡ，选用Ａｌｔｅｒａ公司ＡＣＥＸ１系列ＥＰＩＫ１０，主要用来产生时钟信号，并对发

送／接收数据进行时隙调整；一片ＭＴ８９５２，用作协议控制器；一片

ＭＴ９１７２，用作数字网络接口电路；一片ＣＭＸ６３９，用于语音数据的编解码。

接口关系及工作原理 ＣＰＵ将从串口接收到的数据送到ＭＴ８９５２　ＨＤＬＣ协议控制器中，对数据打包并增加帧校验序

列，变成具有ＨＤＬＣ协议功能的串行ＳＴ－ＢＵＳ格式数据，然后送入