当前位置：文档之家 › 八位全加器原理图设计实验报告

八位全加器原理图设计实验报告

  • 格式：doc
  • 大小：174.00 KB
  • 文档页数：3

南通大学计算机科学与技术学院课程实验报告

课程名称：计算机组成原理 年级：2012级 上机日期：11月6日

姓名： 学号： 班级：信管122

实验名称：八位全加器设计 教师：陈 越 成绩：

一、目的及要求

熟悉利用Quartus II的原理图输入法设计简单组合电路，掌握层次化设计的方法，掌握用原理图进行设计的整体流程。

二、实验平台

Quartus II

三、电路原理图

左图为一位补码运算的二进制加法/减法器逻辑结构图

右图为a封装后的一位全加器FA

Ci位是低位进位，AiBi为输入端口

Si是输出结果，Ci+1是向高位的进位

上图为n个1位的全加器FA级联成的n位的行波进位加减器。M为方式控制输入线，当M=0时，做加法运算；当M=1时，做减法运算。图中左边还表示出单符号位法的溢出检测逻辑：当Cn=Cn-1时，运算无溢出；而当Cn≠Cn-1时，运算有溢出，经异或门产生溢出信号，0无溢出，1表示溢出。

四、内容及步骤（包括程序流程及说明）

1.建立add8项目

2.建立一位全加器原理图，输入如下

3.将一位全加器封装成芯片FA，如图

4.将FA级联成8位全加器如图，至此8位全加器原理图设计完毕

四、运行结果

建立波形文件，验证8位全加器 1.加法A=+1001000，B=+0101000

[A]补=01001000，[B]补=00101000， [A+B]补=01110000

验证结果如图S=01110000，D=0无溢出

2.减法A=+1101000，B=+0110000

[A]补=01101000 ，[B]补=00110000 ，[A－B]补=00111000

验证结果如图，S=00111000，D=0无溢出

3.溢出检测

A=－1101000，B=－10011000

[A]补=10011000 ，[B]补=10101000 ，[A+B]补=01000000

验证结果如图S=01000000，D=1结果溢出

五、问题及心得

对于我们没有学过大物，模电数电的文科生，计算机组成原理确实有点难度，但通过这次实验增加了我对这门课的学习兴趣和信心。实验中遇到诸多困难，全英文软件上手难度还是有点大的，总之多尝试就会有意想不到的结果。

合集下载

4位全加器实验报告

4位全加器实验报告

四位全加器

11微电子 黄跃 21

【实验目的】

采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。

【实验内容】

加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）.

【实验原理】

全加器

除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全加器的方框图。图5全加器原理图。被加数Ai、加数Bi从低位向本位进位Ci-1作为电路的输入，全加和Si与向高位的进位Ci作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。

信号输入端 信号输出端

Ai Bi Ci Si Ci

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1 表2

全加器逻辑功能真值表

图4 全加器方框图

图5 全加器原理图

多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。

四位全加器

如图9所示，四位全加器是由半加器和一位全加器组建而成：

图9 四位全加器原理图

【实验步骤】

(1)建立新工程项目：

打开modelsim软件，进入集成开发环境，点击File→New project建立一个工程项目adder_4bit。

建立文本编辑文件：

点击File→New在该项目下新建Verilog源程序文件

全加器设计实验

全加器设计实验

第1页/共11页 实验八-全加器设计实验报告

姓名： 张文壮 学号： 3100100496 专业： 计算机科学与技术

课程名称： 逻辑与计算机设计基础实验 同组学生姓名：

实验时间： 2011-11-15 实验地点： 紫金港东4-509 指导老师： 蒋方炎

一、 实验目的和要求

实验目的:

• 掌握一位全加器的工作原理和逻辑功能

• 掌握串行进位加法器的工作原理和进位延迟

• 掌握超前进位的工作原理

• 掌握减法器的实现原理

• 了解加法器在CPU中的地位

• 掌握FPGA开发平台进行简单的I/O数据交互

实验要求:

1. 实现16位加减器的调试仿真

2. 16位计算器设计，在实验板上验证。

二、实验内容和原理

2.1 一位全加器

第2页/共11页 原理:

三个输入位：数据位 Ai 和 Bi，低位进位输入 Ci 二个输出位：全加和 Si，进位输出 Ci+1

Ai Bi C i Si C i+1

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

根据一位全加器的输入输出关系，得到电路图

一位全加器相应代码

module adder_1bit(a, b, ci, s, co);

// port declaration

and (c1,a,b), (c2,b,ci), (c3,a,ci);

xor (s1,a,b), (s,s1,ci);

or (co,c1,c2,c3);

endmodule

2.2 多位串行进位加法器

原理示意图:

第3页/共11页

• 多位全加器可由一位全加器将进位串接构成

• 高位进位生成速度慢，位数越多时间越长

相应代码: module adder_8bits(A, B, Ci, S, Co); // port and variable declaration adder_1bit A1_1(A[1], B[1], Ci,

EDA实验8位加法器的设计实验报告_王炜20150414

EDA实验8位加法器的设计实验报告_王炜20150414

EDA实验8位加法器的设计实验报告_王炜20150414

电⽓与信息⼯程学院电⼦设计⾃动化实验报告

实验⼆8位加法器设计

指导⽼师：谭会⽣⽼师

学⽣姓名：王炜

班级：电⼦信息1202

学号：12401720207

实验时间：2015-04-07

实验⼆8位加法器设计1.实验⽬的

（1）掌握EDA使⽤⼯具QUARTUS2 的使⽤⽅法。

（2）学会⽤quartus软件建⽴项⽬并编写程序和调试下载的⽅法。

（3）掌握VHDL程序的软件及硬件的仿真⽅法。2.实验内容

设计并调试好⼀个由两个4位⼆进制并⾏加法器级联⽽成的8位⼆进制并⾏加法器，并⽤软件QUARTUS II进⾏仿验证。3.实验条件

开发软件：Quartus ii 8.04.实验设计

1）系统原理框图

系统设计思路：

加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可以由加法器来构成。多位加法器的构成有两种⽅式：并⾏进位和串⾏进位。并⾏进位加法器设有进位产⽣逻辑，运算速度加快；串⾏进位⽅式是将全加器级联构成多位加法器。并⾏进位加法器通常⽐串⾏级联加法器占⽤的更多的资源。随着位数的增加，相同位数的并⾏加法器与串⾏加法器的资源占⽤差距也越来越⼤。因此，在⼯程中使⽤的加法器时，要在速度和容量之间寻找平衡点。

设计⽅法：

为了简化设计并便于显⽰，本计数器电路ADDER8B的设计分为两个层次，其中底层电路包括两个4位⼆进制并⾏加法器ADDER8B，再由这两个模块按照图2-1所⽰的原理图构成顶层电路ADDER8B。这⾥我们采⽤由两个4位⼆进制并⾏加法器级联⽽成的⽅案。

图2-1 ADDER8B电路原理图2）VHDL程序

8位加法器的底层和顶层电路均采⽤VHDL⽂本输⼊，有关VHDL程序如下：4位⼆进制并⾏加法器的VHDL源程序：

--ADDER4B.VHD

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

实验一 原理图法设计一位全加器

实验一 原理图法设计一位全加器

1 实验一 原理图法设计一位全加器

一． 实验目的

1．学习并掌握QUARTUS II 软件的基本操作。

2．学习在QUARTUS II下用原理图输入法设计简单逻辑电路与功能仿真的方法。

二． 实验仪器设备

1．PC机一台

2．QUARTUS II 6.0。

三． 实验要求

1．预习教材中的相关内容，画出一位全加器的原理图。

2．学习QUARTUS II软件的使用。

3．用图形输入方式完成电路设计，编译、仿真。

四． 实验内容及参考实验步骤

一、设计输入

1、开机，进入QUARTUS II。

2、为本工程设计建立一个文件夹。

3、建立半加器设计文件。选择File菜单之New项，选择文件类型，本设计选择Block Diagram /Schematic File ,建立一个图形编辑文件.

4、输入元器件。在图形编辑区右击鼠标，选择Insert , Symbol 项。从Symbol

Libraries项中选择primitives库，然后选择相应的元件和输入输出引脚。（或直接在Symbol Name 中输入所需元件的名称进行选取）。

5、连接。将各元件用鼠标按图1连接。

图1 半加器原理图

6、输入引脚名称。在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。

7、保存文件。选择File菜单之Save项,将文件存入本工程文件夹内。

二、创建工程并编译

1、创建一个新的工程，将半加器文件加入工程。

2、编译。点击Start Compilation按钮进行编译。如果发现错误，改正后再次编译。

三、仿真

1、建立波形文件。选择File菜单之New项，选择Other Fles中的 Vector Waveform

File文件类型，建立一个波形文件

2、设定仿真时间。选择菜单Edit的End Time ….项设定仿真时间域。例如1us.

3、输入端口信号。选择菜单View的Utility Windows项的Node Finder选项，在 2 弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。